參數(shù)資料
型號： OR3TP12
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標PCI接口
文件頁數(shù)： 64/128頁
文件大?。?/td> 2450K
代理商： OR3TP12
ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
64
L Lucent Technologies Inc.
PCI Bus Core Target Controller Detailed Description
(continued)
5-7363(F)
Figure 22. Target Write Burst (FIFO Interface, Quad-Port)
Table 20. Dual-Port Target Write
1. When
treqn
is deasserted high, the Target interface is idle.
2. When
taenn
is asserted low, a command/address phase is in progress.
3.
taenn
must be asserted low for command/address data to transfer and state to change.
4.
taenn
must be deasserted high and
twdataenn
must be asserted low to execute the data phase.
5. Next state = 0 if
twlastcycn
is asserted low (end of Target write data).
6. Next state = 4 if
twlastcycn
is asserted low (end of Target command/address phase).
tstatecntr
Next State or
tstatecntr
Description
Data on Bus
datafmfpgax[3:0],
datafmfpga[31:0]
X
4
, XXXXXXXX
16
X
2
, Burst, Dual-Address,
PCIAddress[31:0]
X
2
, Burst, Dual-Address,
PCIAddress[63:32]
BEN[3:0], PCIData[31:0]
BEN[7:4], PCIData[63:32]
Notes
0
0
0
Idle
1
1 or 4
Address[31:0]
2, 3, 6
1
4
Address[63:32]
2, 3, 6
4
5
5 or 0
4 or 0
Data[31:0]
Data[63:32]
4, 5
4, 5
1
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
0
1
4
5
6
7
4
5
6
7
0
CMD
ADRS0
ADRS1
D0
D1
D2
D3
D4
D5
D6
D7
fclk
t_ready
tstatecntr
treqn
tcmd
twdata
taenn
tw_emptyn
twdataenn
twlastcycn
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