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參數(shù)資料
| 型號： | OR3TP12 |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口 |
| 文件頁數(shù)： | 60/128頁 |
| 文件大?。?/td> | 2450K |
| 代理商： | OR3TP12 |
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ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
60
L Lucent Technologies Inc.
PCI Bus Core Target Controller Detailed Description
(continued)
For quad-port mode (Figure 19), the address and write data are transferred on the bus
twdata
in 16-bit segments.
The address will be split into two 16-bit components with the LSB being transferred first. If applicable, the dual-
address indication accompanies the address on
twdata[16]
, whereas for a single access on a 32-bit PCI bus
(
pci_64bit
= 0) the burst indication bit (
twdata[17]
) will be deasserted. Assuming a BAR size greater than 16 bits,
the address phase will require two clock cycles, and
twlastcycn
will be asserted on the final or MSB component of
the address.
The data phase will also require two clock cycles to transfer a single 32-bit write data word across the 16-bit bus.
twdataenn
can only be asserted while
tw_emptyn
is deasserted, indicating that write data is available in the write
data FIFOs. While
twdataenn
is asserted, the FPGA application will receive Target write data on bus
twdata
.
twlastcycn
will be deasserted for all 16-bit components of the write data phase, except for the final 16-bit compo-
nent, where it is asserted.
5-7354(F)
Figure 18. Target Write Single (FIFO Interface, Dual-Port)
1
T0
T1
T2
T3
0
4
0
CMD
ADRS
DATA
fclk
t_ready
tstatecntr
treqn
tcmd
datatofpga
fifo_sel
taenn
tw_emptyn
twdataenn
twlastcycn
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