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參數(shù)資料
| 型號(hào)： | OR3TP12 |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口 |
| 文件頁數(shù)： | 58/128頁 |
| 文件大?。?/td> | 2450K |
| 代理商： | OR3TP12 |
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ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
58
L Lucent Technologies Inc.
PCI Bus Core Target Controller Detailed Description
(continued)
Example: Target Write I/O
Figure 16 shows the timing on the PCI bus for a Target I/O write which is posted; that is, the operation completes on
the PCI bus immediately. The Target terminates the I/O write request by disconnecting with data on the first word,
thus disallowing bursting.
For a delayed Target I/O write, the initial access would terminate with a retry although the Target transaction has
been snooped and forwarded on to the FPGA application. Retry terminations will continue on all future accesses
until the FPGA application has finished processing the Target I/O write transaction. On the next access of this Tar-
get I/O write, the Target terminates the I/O write request by disconnecting with data on the first word, also disallow-
ing bursting.
The FPGA interface timing is as shown in Figure 18 and Figure 19 for dual- and quad-port respectively. The FPGA
interface timing is similar for Target I/O writes and Target single memory writes, and is described below in the
Single Target Write FIFO Interface section.
5-7371(F)
Figure 16. Target I/O Write, Nondelayed (PCI Bus, 32-Bit)
T0
T1
T2
T3
T4
T5
T6
ADDRESS
DATA
IO WR
BYTE ENABLES
clk
framen
ad
c_ben
irdyn
devseln
trdyn
stopn
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR62 | OR62 is a 6-input OR gate with 2x drive strength |
| OR73 | 7-input OR gate with 3x drive strength. |
| OR8GU41 | DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS) |
| ORCAORT4622 | Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver |
| ORCAORT82G5 | 1.0?.25/2.0?.5/3.125 Gbits/s Backplane Interface FPSC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3TP12-6BA256 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
| OR3TP126BA256-DB | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA256I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
| OR3TP126BA256I-DB | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA352 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
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