- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄385938 > TMP90C051 (Toshiba Corporation) High Speed CMOS 8-bit Microcontroller,Integrating DMA, DRAM Controller,Serial Interface, Timer/Event Counter(高速 CMOS 8位微控制器（芯片集成了DMA,DRAM控制器，串行接口，定時(shí)器/事件計(jì)數(shù)器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | TMP90C051 |
| 廠商： | Toshiba Corporation |
| 元件分類： | 通用總線功能 |
| 英文描述： | High Speed CMOS 8-bit Microcontroller,Integrating DMA, DRAM Controller,Serial Interface, Timer/Event Counter(高速 CMOS 8位微控制器（芯片集成了DMA,DRAM控制器，串行接口，定時(shí)器/事件計(jì)數(shù)器）) |
| 中文描述： | 高速CMOS 8位微控制器，集成的DMA，DRAM控制器，串行接口，定時(shí)器/事件計(jì)數(shù)器（高速的CMOS 8位微控制器（DMA的芯片集成了，內(nèi)存控制器，串行接口，定時(shí)器/事件計(jì)數(shù)器）） |
| 文件頁數(shù)： | 50/158頁 |
| 文件大?。?/td> | 4573K |
| 代理商： | TMP90C051 |
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TOSHIBA CORPORATION
TMP90C051
3.5.2 IDLE Mode
Figure 3.5 (3) shows the timing used to release halts with interrupts
in the IDLE mode.
In the IDLE mode, only the internal oscillator operations,
TMP90C051F system clock stops and the CLK signal is fixed
at “1”.
In the halt mode, interrupt requests are sampled asynchro-
nously with the system clock but sampling is performed synchro-
nously when the halt mode is released.
Note: In this mode, only external interrupt (NMI and INT0)
are enabled during the halt interval.
Figure 3.5 (3). Halt Release Timing Using Interrupts in the IDLE Mode
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PDF描述 |
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