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參數(shù)資料
| 型號： | TMP90C051 |
| 廠商： | Toshiba Corporation |
| 元件分類： | 通用總線功能 |
| 英文描述： | High Speed CMOS 8-bit Microcontroller,Integrating DMA, DRAM Controller,Serial Interface, Timer/Event Counter(高速 CMOS 8位微控制器（芯片集成了DMA,DRAM控制器，串行接口，定時器/事件計數(shù)器）) |
| 中文描述： | 高速CMOS 8位微控制器，集成的DMA，DRAM控制器，串行接口，定時器/事件計數(shù)器（高速的CMOS 8位微控制器（DMA的芯片集成了，內存控制器，串行接口，定時器/事件計數(shù)器）） |
| 文件頁數(shù)： | 147/158頁 |
| 文件大?。?/td> | 4573K |
| 代理商： | TMP90C051 |
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TOSHIBA CORPORATION
147/184
TMP90C051
(Unit
μ
s)
Table 3.12 (3) Refresh Cycle Insertion Intervals
Resfresh cycle
Insertion
interval
(state)
Frequecncy
RS2
RS2
RS0
4MHz
8MHz
10MHz
12.5MHz
14MHz
16MHz
0
0
0
15
7.5
3.75
3.0
2.4
2.14
1.88
0
0
1
31
15.5
7.55
6.2
4.96
4.43
3.88
0
1
0
62
31.0
15.5
12.4
9.92
8.86
7.75
0
1
1
78
39.0
19.5
15.6
12.48
11.14
9.75
1
0
0
97
48.5
24.25
19.4
15.52
13.86
12.13
1
0
1
109
54.5
27.25
21.8
17.44
15.57
13.63
1
1
0
124
62.0
31.0
24.8
19.84
17.72
15.5
15.5
1
1
154
77.0
38.5
30.8
24.7
22.0
19.3
The refresh control register (REFCR) is assigned to
address FFD8H and the bits are as follows.
<DM1>:
Dummy cycle control bit (DMI)
The dummy cycles required fro DRAM
intialization are genrated by setting this bit
to “1” (see Figure 3.12 (4)).
<RS2 ~ 0>:
Refresh cycle insertion interval control bits
(RS2 ~ RS0)
These 3 bits are used to
change the system clock used and the
insertion interval.
Example:
When using the 12.5MHz system clock,
set these bits to “100” to specify a DRAM
refresh cycle of 16 microseconds.
<RW2 ~ 0>: Refresh cycle width control bits
(RW2 ~ RW0)
These 3 bits are used to
change the refresh cycle width
(RAS, CAS output) (2 ~ 9 states).
<RC>:
Refresh cycle control bit (RC)
This bit is used to control refresh cycle
insertion.
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PDF描述 |
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參數(shù)描述 |
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| TMP90C141 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| TMP90C141F | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
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| TMP90C400 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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