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參數(shù)資料
| 型號： | TMP90C051 |
| 廠商： | Toshiba Corporation |
| 元件分類： | 通用總線功能 |
| 英文描述： | High Speed CMOS 8-bit Microcontroller,Integrating DMA, DRAM Controller,Serial Interface, Timer/Event Counter(高速 CMOS 8位微控制器（芯片集成了DMA,DRAM控制器，串行接口，定時器/事件計數(shù)器）) |
| 中文描述： | 高速CMOS 8位微控制器，集成的DMA，DRAM控制器，串行接口，定時器/事件計數(shù)器（高速的CMOS 8位微控制器（DMA的芯片集成了，內存控制器，串行接口，定時器/事件計數(shù)器）） |
| 文件頁數(shù)： | 29/158頁 |
| 文件大?。?/td> | 4573K |
| 代理商： | TMP90C051 |
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TOSHIBA CORPORATION
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TMP90C051
The interrupt enable/disable flags for each interrupt request
channel are assigned to memory addresses FFCC - FFCEH.
Interrupts are enabled for a channel by setting the flag to “1”.
The flags are reset to “0” by resets.
Disable interrupts (DI) before clearing the interrupt request
flags.
The micro DMA enable/disable flags for each interrupt
request channel are assigned to memory addresses FFCEH or
FFCFH. The interrupt requests for a channel are set to the
micro DMA processing mode by setting the flag to “1”. The
flags are reset to “0” by resets (“0” is the general-purpose inter-
rupt processing mode).
Figure 3.3 (9) shows the bit layouts for the interrupt
enable/disable flags and micro DMA enable/disable flags.
Disable interrupts (DI) before clearing the interrupt request
flags.
Caution is required in usage because the two following
points are exceptions.
INTRX0, INTRX1
Interrupt request flipflops are cleared only by resets and reading the
serial channel receive buffer. They are not cleared by instructions.
INT0 ~ INT7
INT0 ~ INT7 are all of the edge type.
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PDF描述 |
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