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參數(shù)資料
| 型號(hào)： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 74/616頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-83
If the chip select is configured to trigger on an interrupt acknowledge cycle
(SPACE[1:0] = 0b00) and the AVEC field is set to one, the chip select automatically
generates AVEC and completes the interrupt acknowledge cycle. If the AVEC bit = 0,
then the vector must be supplied by the requesting external device to complete the
IACK read cycle.
The BYTE field controls the data placement conditions under which a particular chip
select asserts. This is a different function from that of the chip-select pin assignment
registers which determine if transfers controlled by a particular chip select are funda-
mentally eight or sixteen bits in length. Instead, BYTE[1:0] specifies whether the chip
select will assert for data placed on the lower half, upper half, or both halves of the data
bus.
When a chip select is configured for 8-bit port operation, only DATA[15:8] are used.
Consequently, any BYTE field value other than 0b00 will permit signal assertion when
all other match conditions are met.
When a chip select is configured for 16-bit port operation, BYTE[1:0] determines which
combinations of ADDR0 and SIZ0 will result in chip-select assertion. A chip select con-
figured for both bytes (0b11) will assert (assuming all other conditions are met)
regardless of the states of ADDR0 and SIZ0. A chip select configured for upper byte
(0b10) will assert only when ADDR0 = 0 (even addresses). A chip select configured
for lower byte (0b01) must assert on all accesses to odd addresses (ADDR0 = 1) and
on word accesses to even addresses (ADDR0 = 0 and SIZ0 = 1). When the boolean
expression ADDR0
SIZ0 is false, lower byte chip-select assertion will occur. In all
cases, the routing of information onto the data bus by the EBI data multiplexer is con-
trolled by ADDR0 and SIZ0.
When SPACE[1:0] = 0b00 (CPU space), IPL[2:0] specifies the interrupt priority that
must be matched when chip-select logic is used to terminate IACK cycles generated
in response to external requests for interrupt service. When SPACE[1:0] is set to 0b00
(CPU space), ADDR[3:1] is compared to the IPL field at the beginning of an IACK
cycle. If these values are the same (and other option register constraints are satisfied),
Table 4-39 Interrupt Priority Level Field Encoding
IPL[2:0]
Interrupt Priority Level
000
Any Level1
NOTES:
1. Any level means that chip select is asserted regardless of the level of the
interrupt acknowledge cycle.
001
1
010
2
011
3
100
4
101
5
110
6
111
7
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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