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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 21/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-35
4.5.1.8 Data Size Acknowledge Signals
During normal bus transfers, external devices can assert the data size acknowledge
signals (DSACK[1:0]) to indicate port width to the MCU. During a read cycle, these sig-
nals tell the MCU to terminate the bus cycle and to latch data. During a write cycle, the
signals indicate that an external device has successfully stored data and that the cycle
can terminate. DSACK[1:0] can also be supplied internally by chip-select logic. Refer
to 4.9 Chip Selects for more information.
4.5.1.9 Bus Error Signal
The bus error signal (BERR) can be asserted by an external source when a bus cycle
is not properly terminated by DSACK or AVEC assertion. It can also be asserted in
conjunction with DSACK to indicate a bus error condition, provided it meets the appro-
priate timing requirements. Refer to 4.6.5 Bus Exception Control Cycles for more
information.
The internal bus monitor can generate the BERR signal for excessively long internal-
to-external transfers. In systems with an external bus master, the SCIM2E bus monitor
must be disabled and external logic must be provided to drive the BERR pin, because
the internal BERR monitor has no information about transfers initiated by an external
bus master. Refer to 4.6.6 External Bus Arbitration for more information.
4.5.1.10 Halt Signal
The halt signal (HALT) can be asserted by an external device for debugging purposes
to cause single bus cycle operation or (in combination with BERR) a retry of a bus
cycle in error. The HALT signal affects external bus cycles only. As a result, a program
not requiring use of the external bus may continue executing, unaffected by the HALT
signal. When the MCU completes a bus cycle with the HALT signal asserted,
DATA[15:0] is placed in a high-impedance state and AS and DS are driven inactive;
the address, function code, size, and read/write signals remain in the same state. The
MCU does not service interrupt requests while it is halted. Refer to 4.6.5 Bus Excep-
tion Control Cycles for further information.
Table 4-18 Address Space Encoding
FC2
FC1
FC0
Address Space
000
Reserved
0
1
User data space
0
1
0
User program space
011
Reserved
100
Reserved
1
0
1
Supervisor data space
1
0
Supervisor Program space
1
CPU space
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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