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參數資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 169/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-16
To ensure proper operation, set the QSPI enable bit (SPE) in SPCR1 only after initial-
izing the other control registers. Setting this bit starts the QSPI.
Rewriting the same value to a control register does not affect QSPI operation with the
exception of writing NEWQP in SPCR2. Rewriting the same value to these bits causes
the RAM queue pointer to restart execution at the designated location.
Before changing control bits, the user should halt the QSPI. Writing a different value
into a control register other than SPCR2 while the QSPI is enabled may disrupt oper-
ation. SPCR2 is buffered, preventing any disruption of the current serial transfer. After
the current serial transfer is completed, the new SPCR2 value becomes effective.
6.7.1.1 QSPI Control Register 0
SPCR0 contains parameters for configuring the QSPI before it is enabled. The CPU
has read/write access to SPCR0, but the QSPI has read access only. SPCR0 must be
initialized before QSPI operation begins. Writing a new value to SPCR0 while the
QSPI is enabled disrupts operation.
Table 6-12 QSPI Register Map
Access1
NOTES:
1. S = Supervisor access only
S/U = Supervisor access only or unrestricted user access (assignable data space).
Address
MSB2
2. 8-bit registers, such as SPCR3 and SPSR, are on 8-bit boundaries. 16-bit registers such as SPCR0 are on 16-
bit boundaries.
LSB
S/U
0xYF FC18
QSPI Control Register 0 (SPCR0)
See Table 6-13 for bit descriptions.
S/U
0xYF FC1A
QSPI Control Register 1 (SPCR1)
See Table 6-15 for bit descriptions.
S/U
0xYF FC1C
QSPI Control Register 2 (SPCR2)
See Table 6-16 for bit descriptions.
S/U
0xYF FC1E/
0xYF FC1F
QSPI Control Register 3 (SPCR3)
See Table 6-17 for bit descriptions.
QSPI Status Register (SPSR)
See Table 6-18 for bit descriptions.
S/U
0xYF FD40 –
0xYF FD7F
Receive Data RAM (32 half-words)
S/U
0xYF FD80 –
0xYF FDBF
Transmit Data RAM (32 half-words)
S/U
0xYF FDC0 –
0xYF FDDF
Command RAM (32 bytes)
SPCR0 — QSPI Control Register 0
0xYF FC18
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
MSTR
WOM
Q
BITS
CPOL CPHA
SPBR
RESET:
0
1
0
1
0
F
re
e
sc
a
le
S
e
m
ic
o
n
d
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c
to
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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