參數(shù)資料
型號(hào)： MC68F375MZP33R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 126/616頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 帶卷 (TR)
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MC68F375
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE-64
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
5-35
All QADC64 analog channel/port pins that are not used for analog input channels can
be used as digital port pins. Port values are read/written by accessing the port A and
B data registers (PORTQA and PORTQB). Port A pins are specified as inputs or out-
puts by programming the port data direction register (DDRQA). Port B is an input only
port.
5.12.1 QADC64 Module Configuration Register
5.12.2 QADC64 Interrupt Register
QADC64INT specifies the priority level of QADC64 interrupt requests and the vector
provided. The interrupt level for queue 1 and queue 2 may be different. The interrupt
register is read/write accessible in supervisor data space only. The implemented inter-
rupt register fields can be read and written, reserved bits read zero and writes have
no effect. They are typically written once when the software initializes the QADC, and
not changed afterwards.
QADC64MCR — QADC64 Module Configuration Register
0xYF F400
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
STOP
FRZ
RESERVED
SUPV
RESERVED
IARB
RESET:
0
1
0
Table 5-7 QADC64MCR Bit Settings
Bit(s)
Name
Description
15
STOP
Low-power stop mode enable. When the STOP bit is set, the clock signal to the QADC64 is dis-
abled, effectively turning off the analog circuitry.
0 = Enable QADC64 clock.
1 = Disable QADC64 clock.
14
FRZ
FREEZE assertion response. The FRZ bit determines whether or not the QADC64 responds to
assertion of the IMB3 FREEZE signal.
0 = QADC64 ignores the IMB3 FREEZE signal.
1 = QADC64 finishes any current conversion, then freezes.
13:8
—
Reserved
7SUPV
Supervisor/unrestricted data space. The SUPV bit designates the assignable space as supervi-
sor or unrestricted.
0 = Only the module configuration register, test register, and interrupt register are designated as
supervisor-only data space. Access to all other locations is unrestricted.
1 = All QADC64 registers and tables are designated as supervisor-only data space.
6:4
—
Reserved
3:0
IARB
Interrupt arbitration number. IARB determines QADC64 interrupt arbitration priority. An IARB
field can be assigned a value from 0b0001 (lowest priority) to 0b1111 (highest value). Note that
the logic associated with the IARB field is implemented for bus masters with interrupt acknowl-
edge cycles (IACK).
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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