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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 44/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-56
Internal byte and aligned word write cycles are guaranteed valid for synchronous
resets. External writes will also complete uncorrupted, provided the data bus is condi-
tioned with a circuit that incorporates RESET, such as that shown in Figure 4-19.
4.7.4 Reset Status Register
The reset status register (RSR) contains a bit for each reset source in the MCU. When
a reset occurs, a bit corresponding to the reset type is set. When multiple causes of
reset occur at the same time, more than one bit in RSR may be set. The reset status
register is updated by the reset control logic when RESET is released.
This register can be read at any time; a write has no effect. Bits [15:8] are reserved
and always read zero.
4.7.5 Reset Timing
When an external device asserts the RESET pin for at least four clock cycles, the sig-
nal will be latched and held internally until completion of the current bus cycle. Any
further processing of the reset exception is then delayed until the SCIM2E reset control
logic detects that the RESET pin is no longer being externally driven. Two clock cycles
will elapse (during which time the pullup resistor on RESET will pull the pin high) while
the reset control logic switches the RESET pin from an input to an output. RESET will
then be driven low for 512 clock cycles.
If a synchronous internal reset is detected (e.g., from the loss of clock detector or the
test submodule), the reset control logic will wait for bus cycle completion and then
drive RESET low for 512 clock cycles. An asynchronous internal reset (e.g., from the
halt monitor or the software watchdog) will immediately drive RESET low for 512 clock
cycles without waiting for the current bus cycle to complete.
RSR — Reset Status Register
0xYF FA06
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
Reserved
EXT
POW
SW
HLT
0
Re-
served
SYS
TST
Table 4-23 RSR Bit Descriptions
Bit(s)
Name
Description
15:8
—
Reserved
7
EXT
External reset. Reset caused by the RESET pin.
6
POW
Power-up reset. Reset caused by the power-up reset circuit.
5
SW
Software watchdog reset. Reset caused by the software watchdog circuit.
4
HLT
Halt monitor reset. Reset caused by the halt monitor.
3:2
—
Reserved
1
SYS
System reset. Reset caused by a RESET instruction.
0TST
Test submodule reset. Reset caused by the test submodule. Used during factory test reserved
operating mode only.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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