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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 347/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
STATIC RANDOM ACCESS MEMORY (SRAM)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
11-4
11.3.2 Array Base Address Registers (RAMBAH, RAMBAL)
The array base address registers are provided to allow the flexibility of placing the
SRAM array anywhere in the memory map. RAMBAH and RAMBAL contains an
address field used to specify the most significant bits of the lowest address value in
RAMMCR1 — SRAM Module Configuration Register
0xYF F840
RAMMCR2
0xYF F848
RAMMCR3
0xYF F850
RAMMCR4
0xYF F858
RAMMCR
0xYF FB00
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
STOP
RESERVED
PDS RLCK
0
RASP[1:0]
RESERVED
RESET:
1
0
1
0
Table 11-1 RAMMCR Bit Settings
Bit(s)
Name
Description
15
STOP
Stop control. The assertion of the STOP control bit in the RAMMCR register by a bus master sig-
nals the SRAM module to enter into the STOP state. When STOP is asserted, SRAM array
accesses are ignored. When the SRAM module is in normal mode of operation the array base
address registers are write protected.
0 = SRAM module normal operation.
1 = Causes SRAM module to enter low power stop mode.
14:13
—
Reserved
12
PDS
Power down status. PDS is a optional status bit in the RAMMCR that enables a power monitor
for the SRAM array. The power monitor circuit will clear the PDS bit (PDS = “0”) if the array
standby power is lost. If the PDS bit is unimplemented reads will return “0”.
0 = Power monitor for the SRAM array is disabled. SRAM array standby power has failed.
1 = Power monitor for the SRAM array is enabled. SRAM array standby power has not failed.
11
RLCK
Base address lock.
0 = SRAM base address registers are writable from the IMB3.
1 = SRAM base address registers are write locked.
10
—
Reserved
9:8
RASP[1:0]
Array space. The RASP field limits access to the SRAM array to one of four CPU32 address
spaces. See Table 11-2.
0 = Only the module configuration register, test register, and interrupt register are designated as
supervisor-only data space. Access to all other locations is unrestricted.
1 = All module registers and tables are designated as supervisor-only data space.
7:0
—
Reserved
Table 11-2 RASP Encoding
RASP[1:0]
Space
00
Unrestricted program and data
01
Unrestricted program
10
Supervisor program and data
11
Supervisor program
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
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