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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 176/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-23
A maximum of 32 commands can be in the queue. These bytes are assigned an
address from 0x00 to 0x1F. Queue execution by the QSPI proceeds from the address
in NEWQP through the address in ENDQP. (Both of these fields are in SPCR2.)
CR[0:F] — Command RAM
0xYF FDC0 – 0xYF FDDF
Refer to 6.7.5 Master Mode Operation for more information on the command RAM.
6.7.3 QSPI Pins
Seven pins are associated with the QSPI. When not needed by the QSPI, they can be
configured for general-purpose I/O. Table 6-20 identifies the QSPI pins and their func-
tions. Register DDRQS determines whether the pins are designated as input or output.
The user must initialize DDRQS for the QSPI to function correctly.
7
6
5
4
3
2
1
0
CONT
BITSE
DT
DSCK
PCS3
PCS2
PCS1
PCS01
NOTES:
1. The PCS0 bit represents the dual-function PCS0/SS.
—
CONT
BITSE
DT
DSCK
PCS3
PCS2
PCS1
PCS01
Command Control
Peripheral Chip Select
Table 6-19 Command RAM Bit Settings
Bit(s)
Name
Description
0CONT
Continue
0 = Control of chip selects returned to PORTQS after transfer is complete.
1 = Peripheral chip selects remain asserted after transfer is complete.
1BITSE
Bits per transfer enable
0 = Eight bits
1 = Number of bits set in BITS field of SPCR0.
2DT
Delay after transfer
0 = Delay after transfer is 17
÷ fSYS.
1 = SPCR1 DTL[7:0] specifies delay after transfer PCS valid to SCK.
3DSCK
PCS to SCK Delay
0 = PCS valid to SCK delay is one-half SCK.
1 = SPCR1 DSCKL[6:0] specifies delay from PCS valid to SCK.
4:7
PCS[3:0]
Peripheral chip selects. Use peripheral chip-select bits to select an external device for serial data
transfer. More than one peripheral chip select may be activated at a time, and more than one
peripheral chip can be connected to each PCS pin, provided proper fanout is observed. PCS0
shares a pin with the slave select (SS) signal, which initiates slave mode serial transfer. If SS is
taken low when the QSPI is in master mode, a mode fault occurs.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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