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參數(shù)資料
| 型號(hào)： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 519/616頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
ELECTRICAL CHARACTERISTICS
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
E-4
13A
I
DPTRAM
—20
mA
14
Power Dissipation9
P
D
—1.07
W
15
Input Capacitance1, 10
All Input-only pins
All I/O pins
——
—
10
20
pF
16
Load Capacitance1
Groups 4 and 5 I/O pins
Group 3 Output-Only and Groups 6 and 7 I/O pins
C
L
—
70
50
pF
NOTES:
1. Input-Only Pins:
Group 1:
BKPT/DSCLK, TSC, CTM2C, BERR/SCEN, T2CLK
Group 2:
Port QS - PQS8/RXD1, PQS10/RXD2
Other — XFC, EXTAL, ANX[15:0], CNRX, EPEB0
Output-Only Pins:
Group 3:
Port CT — CPWM[8:5]
Other — CNTX
Group 4:
Port C — ADDR23/CS10/ECLK, ADDR[22:19]/CS[9:6]/PC[6:3], FC2/CS5/PC2, FC1/PC1, FC0/CS3/PC0
Other — IPIPE/DS0, CSBOOT, BG/CSM, CLKOUT, FREEZE/QOUT, ADDR[2:0], R/W
Group 8:
Other — XTAL
Input/Output Pins:
Group 5:
Port A — PA[7:0]/ADDR[18:11]
Port B — PB[7:0]/ADDR[10:3]
Port E — PE[7:6]/SIZ[1:0], PE5/AS, PE4/DS, PE[1:0]/DSACK[1:0], PE[2]
Port F — PF[7:5]/IRQ[7:5], PF0/FASTREF, PF[4:1]
Port G — PG[7:0]/DATA[15:8]
Port H — PH[7:0]/DATA[7:0]
Other — HALT, RESET, BGACK/CSE, BR/CS0, IFETCH/DSI
Group 6:
Port CT — CTD[10:9]/[4:3], CTS[20A/B:18A/B:16A/B14A/B]
Port TP — TP[15:0]
Group 7:
Port QS — PQS7/TXD1, PQS9/TXD2, PQS[6:4]/PCS[3:1], PQS3/PCS0/SS, PQS2/SCK, PQS1/MOSI, PQS0/MISO
Pin groups do not include QADC64 pins. See
Table E-10 through Table E-13 for information concerning the QADC64.
2. Use of an active pulldown device is recommended during reset to select operating mode.
3. Total operating current is the sum of the appropriate IDDH, IDDL , IDDSYN, IDDA, IDPTRAM, and ISB values.
4. Current measured at 24 MHz system clock frequency, all modules active.
5. Add current if CMFI is being programed or erased.
6. The SRAM module will not switch into standby mode as long as VSB does not exceed VDD by more than 0.5
volts. The SRAM array cannot be accessed while the module is in standby mode.
7. The DPTRAM module will not switch into standby mode as long as VSB does not exceed VDD by more than 0.5
volts. The DPTRAM array cannot be accessed while the module is in standby mode.
8. When VDD is transitioning during power-up or power down sequence, and VSB is applied, current flows between the VSTBY and
VDD pins, which causes standby current to increase toward the maximum transient condition specification. System noise on
the VDD and VSTBY pins can contribute to this condition.
9. Power dissipation measured at 24 MHz system clock frequency, all modules active, not in TPU emulation mode, not program-
ming or erasing the CMFI. Add for TPU emulation and/or CMFI program/erase operation. Power dissipation can be calculated
using the following expression:
PD = Maximum VDDH (IDDH + IDDA ) + Maximum VDDL (IDDL + IDDSYN +IDPTRAM + ISB)
10. This parameter is periodically sampled rather than 100% tested.
11. HALT and RESET are open drain and do not apply for VOH5 spec.
12. Design information only, not tested.
Table E-3 DC Characteristics (Continued)
(VDDH = 5.0 Vdc ± 5%, VDDL = 3.3 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH)
Num
Characteristic
Symbol
Min
Max
Unit
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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