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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 520/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
ELECTRICAL CHARACTERISTICS
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
E-5
E.5 AC Characteristics
Table E-4 Clock Control Timing
(VDDL and VDDSYN = 3.3 Vdc ±10%, VSS = 0 Vdc, TA = TL to TH.)
Num
Characteristic
Symbol
Minimum
Maximum
Unit
1
PLL Reference Frequency Range
Indirect:
Fast reference mode
Slow reference mode9
fref
1
25
6
50
MHz
KHz
2
System Frequency 1
On-Chip PLL System Frequency:
Fast reference mode
Slow reference mode
External Clock Operation
NOTES:
1. All internal registers retain data at 0 Hz.
fsys
DC
(fref)/128
4(fref)
dc
33.6
MHz
3
PLL Lock Time9
Changing W or Y in SYNCR or exiting from LPSTOP2
Warm Start-up3
Cold start (fast mode only)4
2. Assumes that V
DDSYN
and V
DD
are stable, that an external filter is attached to the XFC pin, and that the crystal oscillator is
stable.
3. Assumes that V
DDSYN
is stable, that an external filter is attached to the XFC pin, and that the crystal oscillator is stable, followed
by V
DD
ramp-up. Lock time is measured from VDD at specified minimum to RESET negated.
4. Cold start is measured from VDDSYN and VDD at specified minimum to RESET negated.
tlpll
—
20
50
75
ms
4
VCO frequency5
5. Internal VCO frequency (f
VCO
) is determined by SYNCR W and Y bit values. The SYNCR X bit controls a divide-by-two circuit
that is not in the synthesizer feedback loop. When X = 0, the divider is enabled, and f
sys
= f
VCO
/4. When X = 1, the divider is
disabled, and f
sys
= f
VCO
/2. X must equal one when operating at maximum specified f
sys
.
fVCO
—
2(fsys max)
MHz
5
Limp Mode Clock Frequency 6,9
6. Determined by internal loss-of-clock oscillator operating frequency.
flimp
0.1
fsys max/2
MHz
6
CLKOUT Jitter7,8,9
Slow Reference Mode (32.768 kHz):
Short term (5
s interval)
Long term (500
s interval)
Fast Reference Mode (4.194 MHz):
Short term (3 system clocks)
Long term (2 ms interval)
7. Jitter is the average deviation from programmed frequency measured over the specified interval at maximum fsys. Measure-
ments are made with the device powered by filtered supplies and clocked by a stable external clock signal. Noise injected into
the PLL circuitry via power supply pins and variation in crystal oscillator frequency increase the stability percentage for a given
interval. The use of reference frequencies and system frequencies very much different than those shown here may require dif-
ferent XFC filter values than shown in
4.3.7.2 Phase Comparator and Filter to maintain optimum jitter performance.
8. This parameter is periodically sampled rather than 100% tested.
9. Design information only, not tested.
JCLK
-0.5
-0.05
-1.0
-0.01
0.5
0.05
1.0
0.01
%
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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