(VDD = 1.8V ±10%; V
參數(shù)資料
型號(hào)： DS3105LN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 17/124頁(yè)
文件大小： 0K
描述： IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 160
類(lèi)型： 定時(shí)卡 IC，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum，電信
輸入： CMOS，LVDS，LVPECL，TTL
輸出： CMOS，LVDS，LVPECL，TTL
電路數(shù)： 1
比率 - 輸入:輸出： 5:2
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 312.5MHz
電源電壓： 1.62 V ~ 1.98 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-LQFP（10x10）
包裝： 托盤(pán)
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DS3105
113
10.2 Input Clock Timing
Table 10-7. Input Clock Timing
(VDD = 1.8V ±10%; VDDIO = 3.3V ±5%, TA = -40°C to +85°C.)
PARAMETER
SYMBOL
MIN
TYP
MAX
Input Clock
Period
CMOS/TTL Input Pins
tCYC
8ns (125MHz)
500
s (2kHz)
LVDS/LVPECL Input Pins
6.4ns (156.25MHz)
500
s (2kHz)
Input Clock High, Low Time
tH, tL
3ns or 30% of tCYC,
whichever is smaller
10.3 Output Clock Timing
Table 10-8. Input Clock to Output Clock Delay
INPUT
FREQUENCY
OUTPUT
FREQUENCY
INPUT CLOCK EDGE TO
OUTPUT CLOCK EDGE
DELAY (ns)
8kHz
0
± 1.5
6.48MHz
0
± 1.5
19.44MHz
0
± 1.5
25.92MHz
0
± 1.5
38.88MHz
0
± 1.5
51.84MHz
0
± 1.5
77.76MHz
0
± 1.5
155.52MHz
0
± 1.5
Table 10-9. Output Clock Phase Alignment, Frame-Sync Alignment Mode
OUTPUT
FREQUENCY
MFSYNC FALLING EDGE TO OUTPUT
CLOCK FALLING EDGE DELAY (ns)
8kHz (FSYNC)
0
± 0.5
2kHz
0
± 0.5
8kHz
0
± 0.5
1.544MHz
0
± 1.25
2.048MHz
0
± 1.25
44.736MHz
-2.0
± 1.25
34.368MHz
-2.0
± 1.25
6.48MHz
-2.0
± 1.25
19.44MHz
-2.0
± 1.25
25.92MHz
-2.0
± 1.25
38.88MHz
-2.0
± 1.25
51.84MHz
-2.0
± 1.25
77.76MHz
-2.0
± 1.25
155.52MHz
-2.0
± 1.25
311.04MHz
-2.0
± 1.25
See Section 7.9 for details on frame-sync alignment and the SYNC[1:3] pins.
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PDF描述
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DS3106 制造商:MAXIM 制造商全稱(chēng):Maxim Integrated Products 功能描述:Line Card Timing IC
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DS3106A14S2S 制造商:Amphenol Corporation 功能描述:
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