參數(shù)資料
型號(hào)： DS3105LN+
廠(chǎng)商： Maxim Integrated Products
文件頁(yè)數(shù)： 122/124頁(yè)
文件大小： 0K
描述： IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 160
類(lèi)型： 定時(shí)卡 IC，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum，電信
輸入： CMOS，LVDS，LVPECL，TTL
輸出： CMOS，LVDS，LVPECL，TTL
電路數(shù)： 1
比率 - 輸入:輸出： 5:2
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 312.5MHz
電源電壓： 1.62 V ~ 1.98 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-LQFP（10x10）
包裝： 托盤(pán)
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DS3105
97
Register Name:
PHLIM2
Register Description:
Phase Limit Register 2
Register Address:
74h
Bit #
7
6
5
4
3
2
1
0
Name
CLEN
MCPDEN
USEMCPD
—
COARSELIM[3:0]
Default
1
0
1
0
1
Bit 7: Coarse Phase Limit Enable (CLEN). This configuration bit enables the coarse phase limit specified in the
COARSELIM[3:0] field. This field controls both T0 and T4. See Section 7.7.6.
0 = Disabled
1 = Enabled
Bit 6: Multicycle Phase Detector Enable (MCPDEN). This configuration bit enables the multicycle phase detector
and allows the DPLL to tolerate large-amplitude jitter and wander. The range of this phase detector is the same as
the coarse phase limit specified in the COARSELIM[3:0] field. This field controls both T0 and T4. See Section
0 = Disabled
1 = Enabled
Bit 5: Use Multicycle Phase Detector in the DPLL Algorithm (USEMCPD). This configuration bit enables the
DPLL algorithm to use the multicycle phase detector so that a large phase measurement drives faster DPLL pull-in.
When USEMCPD = 0, phase measurement is limited to
±360°, giving slower pull-in at higher frequencies but with
less overshoot. When USEMCPD = 1, phase measurement is set as specified in the COARSELIM[3:0] field, giving
faster pull-in. MCPDEN should be set to 1 when USEMCPD = 1. This field controls both T0 and T4. See Section
0 = Disabled
1 = Enabled
Bits 3 to 0: Coarse Phase Limit (COARSELIM[3:0]). This field specifies the coarse phase limit and the tracking
range of the multicycle phase detector. The CLEN bit enables this feature. If jitter tolerance greater than 0.5UI is
required and the input clock is a high-frequency signal, the DPLL can be configured to track phase errors over
many UI using the multicycle phase detector. This field controls both T0 and T4. See Section 7.7.5 and 7.7.6.
0000 =
±1UI
0001 =
±3UI
0010 =
±7UI
0011 =
±15UI
0100 =
±31UI
0101 =
±63UI
0110 =
±127UI
0111 =
±255UI
1000 =
±511UI
1001 =
±1023UI
1010 =
±2047UI
1011 =
±4095UI
1100–1111 =
±8191UI
相關(guān)PDF資料
PDF描述
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DS3106 制造商:MAXIM 制造商全稱(chēng):Maxim Integrated Products 功能描述:Line Card Timing IC
DS3106A10SL3S(621) 制造商:Amphenol Corporation 功能描述:
DS3106A14S2S 制造商:Amphenol Corporation 功能描述:
DS3106A14S2S(621) 制造商:Amphenol Corporation 功能描述:
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