參數(shù)資料
型號： TMS320DM355_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip (DMSoC)
中文描述： 數(shù)字媒體系統(tǒng)芯片（DMSoC）
文件頁數(shù)： 41/158頁
文件大?。?/td> 1319K
代理商： TMS320DM355_07
www.ti.com
P
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
Table 2-23. DM355 Pin Descriptions (continued)
Name
BGA
ID
H4
Type Group
Power
Supply
(2)
V
DD_VOUT
PU
PD
(3)
Reset
State
in
Description
(4)
Mux Control
FIELD / GIO070
/ R2 / PWM3C
I/O
VENC
/ GIO /
VENC
/
PWM3
Video Encoder: Field identifier for interlaced
display formats
PINMUX1[19:18].FI
ELD
GIO: GIO[070]
Digital Video Out: R2
PWM3C
(4)
Video Encoder: External clock input, used if
clock rates > 27 MHz are needed, e.g. 74.25
MHz for HDTV digital output
EXTCLK /
GIO069 / B2 /
PWM3D
G3
I/O
VENC
/ GIO /
VENC
/
PWM3
V
DD_VOUT
PD
in
PINMUX1[21:20].EX
TCLK
GIO: GIO[069]
Digital Video Out: B2
PWM3D
(4)
Video Encoder: Video Output Clock
VCLK / GIO068
H3
I/O
VENC
/ GIO
V
DD_VOUT
out L
PINMUX1[22].VCLK
GIO: GIO[068]
(4)
Video DAC: Reference voltage output
(0.45V, 0.1uF to GND)
Video DAC: Pre video buffer DAC output
(1000 ohm to VFB)
Video DAC: External resistor (2550 Ohms to
GND) connection for current bias
configuration
Video DAC: Pre video buffer DAC output
(1000 ohm to IOUT, 1070 ohm to TVOUT)
Video DAC: Analog Composite NTSC/PAL
output (See
Figure 5-31
and
Figure 5-32
for
circuit connection)
Video DAC: Analog 1.8V power
VREF
J7
A I/O Video
DAC
IOUT
E1
A I/O Video
DAC
IBIAS
F2
A I/O Video
DAC
VFB
G1
A I/O Video
DAC
TVOUT
F1
A I/O Video
V
DDA18_DAC
DAC
V
DDA18V_DAC
L7
PWR Video
DAC
V
SSA_DAC
L8
GND Video
Video DAC: Analog 1.8V ground
DAC
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR_CLK
DDR_CLK
DDR_RAS
DDR_CAS
DDR_WE
DDR_CS
DDR_CKE
DDR_DQM[1]
W9
W8
T6
V9
W10
T8
V10
U15
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
out L
out H
out H
out H
out H
out H
out L
out L
DDR Data Clock
DDR Complementary Data Clock
DDR Row Address Strobe
DDR Column Address Strobe
DDR Write Enable (active low)
DDR Chip Select (active low)
DDR Clock Enable
Data mask outputs: DQM0: For
DDR_DQ[7:0]
Data mask outputs: DQM1: For
DDR_DQ[15:8]
Data strobe input/outputs for each byte of
the 16 bit data bus used to synchronize the
data transfers. Output to DDR when writing
and inputs when reading.
DQS1: For DDR_DQ[15:8]
DDR_DQM[0]
T12
I/O
DDR
V
DD_DDR
out L
DDR_DQS[1]
V15
I/O
DDR
V
DD_DDR
in
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Device Overview
41
相關(guān)PDF資料
PDF描述
TMS320DM6446_07 Digital Media System-on-Chip
TMS320F2801X Digital Signal Processors
TMS320F2809_07 Digital Signal Processors
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TMS4024 9 X 64 DIGITAL STORAGE BUFFER (FIFO)
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