參數(shù)資料
型號： TMS320DM355_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip (DMSoC)
中文描述： 數(shù)字媒體系統(tǒng)芯片（DMSoC）
文件頁數(shù)： 140/158頁
文件大小： 1319K
代理商： TMS320DM355_07
www.ti.com
P
Bit(n-1)
(n-2)
(n-3)
Bit 0
Bit(n-1)
(n-2)
(n-3)
14
13
(A)
11
10
9
3
3
2
8
6
5
4
4
13
(A)
A. Parameter No. 13 applies to the first data bitonly when XDATDLY
≠
0.
CLKR
FSR (int)
FSR (ext)
DR
CLKX
FSX (int)
FSX (ext)
FSX
(XDATDLY=00b)
DX
15
CLKS
16
16
17
17
3
3
7
12
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
Figure 5-41. ASP Timing
Table 5-37. ASP as SPI Timing Requirements
CLKSTP = 10b, CLKXP = 0 (see
Figure 5-42
)
MASTER
MIN
11
0
NO.
UNIT
MAX
M30
M31
t
su(DRV-CKXL)
t
h(CKXL-DRV)
Setup time, DR valid before CLKX low
Hold time, DR valid after CLKX low
ns
ns
Table 5-38. ASP as SPI Switching Characteristics
(1)(2)
CLKSTP = 10b, CLKXP = 0 (see
Figure 5-42
)
MASTER
MIN
38.5 or
2P
(1)(3)
T – 2
L
1
– 2
–2
L
1
– 3
NO.
PARAMETER
UNIT
MAX
M33
tc(CKX)
Cycle time, CLKX
ns
M24
M25
M26
M27
t
d(CKXL-FXH)
t
d(FXL-CKXH)
t
d(CKXH-DXV)
t
dis(CKXL-DXHZ)
Delay time, CLKX low to FSX high
(2)
Delay time, FSX low to CLKX high
(4)
Delay time, CLKX high to DX valid
Disable time, DX high impedance following last data bit from CLKX low
T + 3
L
1
+ 2
ns
ns
ns
ns
6
L
1
+3
(1)
(2)
P = (1/SYSCLK2), where SYSCLK2 is an output clock of PLLC1 (see
Section 3.5
) .
T = CLKX period = (1 + CLKGDV)
×
2P
L
= CLKX low pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2)
×
2P when CLKGDV is even
Use which ever value is greater.
FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master
clock (CLKX).
(3)
(4)
DM355 Peripheral Information and Electrical Specifications
140
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相關PDF資料
PDF描述
TMS320DM6446_07 Digital Media System-on-Chip
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TMS4024 9 X 64 DIGITAL STORAGE BUFFER (FIFO)
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參數(shù)描述
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