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參數(shù)資料
| 型號(hào)： | TMX320C6201 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Digital Signal Processors(1600MIPS at 200MHz，8個(gè)功能單元并行操作的DSP) |
| 中文描述： | 數(shù)字信號(hào)處理器（1600MIPS在200MHz，8個(gè)功能單元并行操作的數(shù)字信號(hào)處理器） |
| 文件頁數(shù)： | 62/72頁 |
| 文件大?。?/td> | 1552K |
| 代理商： | TMX320C6201 |
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TMX320C6201
DIGITAL SIGNAL PROCESSOR
SPRS051B – JANUARY 1997 – REVISED JUNE 1997
62
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
reset timing
The RESET signal is sampled on every rising edge of CLKOUT1. If it is detected active (low), all EMIF output
signals except HOLDA, as well as all host port interface HD signals are placed in the high-impedance mode
on the following CLKOUT1 rising edge. At the same time, the HACK signal is driven to a low state. After the reset
is deasserted, these signals in high-impedance mode can be driven again by the ’320C6201 (see Figure 41).
Typically, the PLL locks up to the specified output frequency within tens of microseconds following device power
up. The actual time depends on the PLL operating mode chosen and the CLKIN and CLKOUT1 frequency
ranges.
Note that HOLD/HOLDA logic is not affected by the state of the RESET signal.
timing requirements for the reset cycle
NO
MIN
MAX
UNIT
1
tsu(CKH-RESET)
tw(RESET)
Setup time, RESET before CLKOUT1 high
1
ns
2
Pulse duration, RESET pulse (PLL stable)
10
cycles
P
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX320C6205GHK200 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
| TMX320C6205GHKA200 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
| TMX320C6205ZHK200 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
| TMX320C6205ZHKA200 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
| TMP320C6205GHK200 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| TMX320C6201BGJL31 | 制造商:Texas Instruments 功能描述: |
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| TMX320C6201GFN100 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSOR |
| TMX320C6201GFN167 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
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