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參數(shù)資料

型號(hào)：	ST20GP1
英文描述：	MAX 7000 CPLD 256 MC 208-PQFP
中文描述：	GPS處理器
文件頁(yè)數(shù)：	2/116頁(yè)
文件大?。?/td>	1107K
代理商：	ST20GP1

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Contents

2/116

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

ST20-GP1 architecture overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Digital signal processing module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

3.1

DSP module registers ...........................................................................................................................13

Central processing unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

4.1

4.2

4.3

4.4

4.5

4.6

Registers ...............................................................................................................................................18

Processes and concurrency .................................................................................................................19

Priority ...................................................................................................................................................21

Process communications ......................................................................................................................21

Timers ...................................................................................................................................................22

Traps and exceptions ...........................................................................................................................23

Interrupt controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

5.1

5.2

5.3

5.4

5.5

5.6

Interrupt vector table .............................................................................................................................29

Interrupt handlers ..................................................................................................................................29

Interrupt latency ....................................................................................................................................30

Pre-emption and interrupt priority .........................................................................................................30

Restrictions on interrupt handlers .........................................................................................................30

Interrupt configuration registers ............................................................................................................31

Instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

6.1

6.2

6.3

Instruction cycles ..................................................................................................................................34

Instruction characteristics .....................................................................................................................35

Instruction set tables .............................................................................................................................36

Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

7.1

7.2

7.3

System memory use .............................................................................................................................45

Boot ROM .............................................................................................................................................46

Internal peripheral space ......................................................................................................................46

Memory subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

8.1

SRAM ...................................................................................................................................................49

Programmable memory interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

9.1

9.2

9.3

EMI signal descriptions .........................................................................................................................51

Strobe allocation ...................................................................................................................................52

External accesses .................................................................................................................................52

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