參數(shù)資料
型號(hào)： ORT82G5
英文描述： ORCA ORT82G5 1.0.1-25/2.0-2.5/3.125 Gbits/s Backplane Interface FPSC
中文描述： ORCA的ORT82G5 1.0.1-25/2.0-2.5/3.125 Gb /秒背板接口促進(jìn)文化基金
文件頁(yè)數(shù)： 68/92頁(yè)
文件大小： 1823K
代理商： ORT82G5
68
Agere Systems Inc.
Preliminary Data Sheet
July 2001
1.0-1.25/2.0-2.5/3.125 Gbits/s Backplane Interface
ORCA
ORT82G5 FPSC Eight-Channel
Pin Information
(continued)
Table 26. Embedded Core/FPGA Interface Signal Description
(continued)
Pin Name
I/O
Description
Receive Path Signals
MRWDAA[39:0]
MRWDAB[39:0]
MRWDAC[39:0]
MRWDAD[39:0]
MRWDBA[39:0]
MRWDBB[39:0]
MRWDBC[39:0]
MRWDBD[39:0]
RWCKAA
RWCKAB
RWCKAC
RWCKAD
RWCKBA
RWCKBB
RWCKBC
RWCKBD
RCK78A
RCK78A
RSYS_CLKA
RSYS_CLKB
SYS_RST_N
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
I
I
I
Receive data
—
SERDES A, channel A.
Receive data
—
SERDES A, channel B.
Receive data
—
SERDES A, channel C.
Receive data
—
SERDES A, channel D.
Receive data
—
SERDES B, channel A.
Receive data
—
SERDES B, channel B.
Receive data
—
SERDES B, channel C.
Receive data
—
SERDES B, channel D.
Low-speed receive clock
—
SERDES A, channel A.
Low-speed receive clock
—
SERDES A, channel B.
Low-speed receive clock
—
SERDES A, channel C.
Low-speed receive clock
—
SERDES A, channel D.
Low-speed receive clock
—
SERDES B, channel A.
Low-speed receive clock
—
SERDES B, channel B.
Low-speed receive clock
—
SERDES B, channel C.
Low-speed receive clock
—
SERDES B, channel D.
Receive low-speed clock to FPGA
—
SERDES A.
Receive low-speed clock to FPGA
—
SERDES B.
Low-speed receive FIFO clock
—
SERDES A.
Low-speed receive FIFO clock
—
SERDES B.
Synchronous reset of the channel alignment blocks.
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PDF描述
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ORT82G5-1F680I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT82G5-1FN680C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 ORCA FPSC 1.5V 3.7 G b Bpln Xcvr 643K Gt RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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