- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383723 > OR3TP12-6BA352 Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-PDIP, TUBE PDF資料下載
參數(shù)資料
| 型號： | OR3TP12-6BA352 |
| 英文描述： | Quad 2.3V 10 MHz OP, I temp, -40C to +85C, 14-PDIP, TUBE |
| 中文描述： | 用戶可編程ASIC的特殊功能 |
| 文件頁數(shù)： | 82/128頁 |
| 文件大小： | 2450K |
| 代理商： | OR3TP12-6BA352 |
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ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
82
L Lucent Technologies Inc.
PCI Bus Core Target Controller Detailed Description
(continued)
Configuration Space of the PCI Bus Core
The following section describes the configuration space of the PCI bus core, as defined in the PCI Specification
and specific additions to this implementation. Note that the term configuration has two meanings: in the FPGA con-
text, it refers to the programming of the FPGA’s resources to define its functionality, and in the PCI context, it refers
to the process of initializing the personality of the PCI agent. Normally, this agent will reside at a unique location or
card slot defined by a physical address line
idsel
. The PCI’s configuration space is described as follows.
PCI Bus Core Configuration Space Organization
Table 24 shows the layout of the PCI bus core’s configuration space. The header type is 00 hex (non-PCI-to-PCI
bridge). All required features and many optional features are implemented. In this implementation, the defined con-
figuration space extends beyond 0x3F hex, and includes provisions for hot swap and FPGA configuration via the
PCI bus. Table 25 further details the content and function of each register in the PCI configuration space.
Table 24. Configuration Space Layout
31
Device ID
16 15
0
Vendor ID
00h
04h
08h
0Ch
10h
14h
18h
1Ch
20h
24h
28h
2Ch
30h
34h
3Ch
Status
Command
Class Code
Header Type
Revision ID
Cache Line Size
BIST
Latency Timer
Base Address Registers
Cardbus CIS Pointer
Subsystem ID
Subsystem Vendor ID
Expansion ROM Base Address
Reserved
Min_Gnt
Cap_Ptr
Interrupt Line
Max_Lat
Interrupt Pin
FPGA Configuration Command-Status Register 40h
FPGA Configuration Data Register
Scratch Register
Reserved
HS_CSR
Next Item
Reserved
44h
48c
40c
48h
54h
thru
FFh
Reserved
Capability ID
Reserved
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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