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參數(shù)資料
| 型號： | 83C795 |
| 廠商： | SMSC Corporation |
| 英文描述： | Ethernet System Controller |
| 中文描述： | 以太網(wǎng)系統(tǒng)控制器 |
| 文件頁數(shù)： | 35/136頁 |
| 文件大?。?/td> | 1996K |
| 代理商： | 83C795 |
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Disabling the Link Integrity Test (LIT) forces the
83C795 to select the twisted-pair interface. When
LIT is enabled, the twisted-pair interface will be
automatically selected when link activity is found
and the AUI interface will be selected when the
twisted-pair link enters the 10BASE-T link fail state.
5.1.17 ERFAL - Early Receive Fail Address
Low Register
Read/Write Port = OE SWH = 1
This register contains the lower eight bits for the
address at which the early-receive logic detected
an underrun. This register also contains a control
bit for the Plug and Play logic.
BIT
ERFAL
ERFA7
ERFA6
ERFA5
ERFA4
ERFA3
ERFA2
—
PNPEN
RESET
—
—
—
—
—
—
0
1
RECALL
—
—
—
—
—
—
0
EE
7
6
5
4
3
2
1
0
Bits 7-2: ERFA7-2
, Early Receive Failure Address
This register contains the lower eight bits of the
address where the early receive logic detected an
underrun. The comparison has a granularity of 4
bytes so the least significant two bits are zero. This
value is read-only.
Bit 0: PNPEN
, Plug and Play Enable
When PNPEN = 1 along with the installation of
J UMPER6, Plug and Play logic is enabled. This bit
is readable but can only be set by the initial EEROM
load.
5.1.18 ERFAH - Early Receive Fail Address
High Register
Read/Write Port = OF SWH = 1
This register contains the higher eight bits for the
address at which the early receive logic detected
an underrun.
BIT
ERFAH
ERFA15
ERFA14
ERFA13
ERFA12
ERFA11
ERFA10
ERFA09
ERFA08
RESET
—
—
—
—
—
—
—
—
RECALL
—
—
—
—
—
—
—
—
7
6
5
4
3
2
1
0
Bits 7-0: ERFA15-8
, Early Receive Failure Address
This register contains the higher eight bits of the
address where the early receive logic detected an
underrun.
83C795
ETHERNET SYSTEM CONTROLLER REGISTERS
22
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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