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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 70/225頁 |
| 文件大小： | 1237K |
| 代理商： | SYM53C825AE |
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Signal Descriptions
Additional Interface Pins
4-10
SYM53C825A/825AE Data Manual
MAC/_
T EST OUT
(Not avail-
able on
53C825AJ)
IRQ/
58, NA
T /S
Memory Access Control. T his pin can be programmed to indicate
local or system memory accesses (non-PCI applications). It is also
used to test the connectivity of the SYM53C825A signals using an
“AND tree” scheme. T he MAC/_T EST OUT pin is only driven as
the Test Out function when the T EST IN/ pin is driven low.
52
O
Interrupt. T his signal, when asserted low, indicates that an inter-
rupting condition has occurred and that service is required from
the host CPU. T he output drive of this pin is programmed as either
open drain with an internal weak pull-up or, optionally, as a totem
pole driver. Refer to the description of DCNT L Register, bit 3, for
additional information.
Big_Little Endian Select. When this pin is driven low, the
SYM53C825A will route the first byte of an aligned SCSI to PCI
transfer to byte lane zero of the PCI bus and subsequent bytes
received will be routed to ascending lanes. An aligned PCI to SCSI
transfer will route PCI byte lane zero onto the SCSI bus first, and
transfer ascending byte lanes in order. When this pin is driven high,
the SYM53C825A will route the first byte of an aligned SCSI-to-
PCI transfer to byte lane three of the PCI bus and subsequent
bytes received will be routed to descending lanes. An aligned PCI-
to-SCSI transfer will route PCI byte lane three onto the SCSI bus
first and transfer descending byte lanes in order. T his mode of
operation also applies to the external memory interface. When this
pin is driven in Little Endian mode and the chip is performing a
read from external memory, the byte of data accessed at location
00000h will be routed to PCI byte lane zero and the data accessed
at location 00003h will be routed to PCI byte lane three. When the
chip is performing a write to flash memory, PCI byte lane zero will
be routed to location 00000h and ascending byte lanes will be
routed to subsequent memory locations. When this pin is driven in
Big Endian mode and the chip is performing a read from external
memory, the byte of data accessed at location 00000h will be
routed to PCI byte lane three and the data accessed at location
00003h will be routed to byte lane zero. When the chip is perform-
ing a write to flash memory, PCI byte lane three will be routed to
location 00000h and descending byte lanes will be routed to subse-
quent memory locations.
BIG_LIT /
(Not avail-
able on
53C825AJ)
142, NA
I
Table 4-8: Additional Interface Pins (Continued)
Symbol
Pin No.
Type
Description
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