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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 109/225頁 |
| 文件大小： | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-35
Bit 5
SIOM (Source I/O-Memory E nable)
T his bit is defined as an I/O Memory Enable
bit for the source address of a Memory Move
or Block Move Command. If this bit is set,
then the source address is in I/O space; and if
reset, then the source address is in memory
space.
T his function is useful for register-to-memory
operations using the Memory Move instruc-
tion when the SYM53C825A is I/O mapped.
Bits 4 and 5 of the CT EST 2 register can be
used to determine the configuration status of
the SYM53C825A.
Bit 4
DIOM (Destination I/O-Memory
E nable)
T his bit is defined as an I/O Memory Enable
bit for the destination address of a Memory
Move or Block Move Command. If this bit is
set, then the destination address is in I/O
space; and if reset, then the destination address
is in memory space.
T his function is useful for memory- to- register
operations using the Memory Move instruc-
tion when the SYM53C825A is I/O mapped.
Bits 4 and 5 of the CT EST 2 register can be
used to determine the configuration status of
the SYM53C825A.
Bit 3
E RL (E nable Read Line)
T his bit enables a PCI Read Line command. If
PCI cache mode is enabled by setting bits in
the PCI Cache Line Size register, this chip
issues a Read Line command on all read cycles
if other conditions are met. For more informa-
tion on these conditions, refer to Chapter 3.
Bit 2
E RMP (E nable Read Multiple)
T his bit, when set, will cause Read Multiple
commands to be issued on the PCI bus after
certain conditions have been met. T hese condi-
tions are described in Chapter 3.
Bit 1
BOF (Burst Op Code Fetch E nable)
Setting this bit causes the SYM53C825A to
fetch instructions in burst mode. Specifically,
the chip will burst in the first two dwords of all
instructions using a single bus ownership. If
the instruction is a memory-to-memory move
type, the third dword will be accessed in a sub-
sequent bus ownership. If the instruction is an
indirect type, the additional dword will be
accessed in a subsequent bus ownership. If the
instruction is a table indirect block move type,
the chip will access the remaining two dwords
in a subsequent bus ownership, thereby fetch-
ing the four dwords required in two bursts of
two dwords each. T his bit has no effect if
SCRIPT S instruction prefetching is enabled.
Bit 0
MAN (Manual Start Mode)
Setting this bit prevents the SYM53C825A
from automatically fetching and executing
SCSI SCRIPT S when the DSP register is writ-
ten. When this bit is set, the Start DMA bit in
the DCNT L register must be set to begin
SCRIPT S execution. Clearing this bit causes
the SYM53C825A to automatically begin
fetching and executing SCSI SCRIPT S when
the DSP register is written. T his bit normally is
not used for SCSI SCRIPT S operations.
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