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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 127/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
SYM53C825A/825AE Data Manual
5-53
Registers 54-55 (D4-D5)
SCSI Output Data Latch (SODL)
Read/Write
T his register is used primarily for diagnostic testing
or programmed I/O operation. Data written to this
register is asserted onto the SCSI data bus by set-
ting the Assert Data Bus bit in the SCNT L1 regis-
ter. T his register is used to send data via
programmed I/O. Data flows through this register
when sending data in any mode. It is also used to
write to the synchronous data FIFO when testing
the chip. T he power-up value of this register is in-
determinate.
Registers 58-59 (D8-D9)
SCSI Bus Data Lines (SBDL)
Read Only
T his register contains the SCSI data bus status.
Even though the SCSI data bus is active low, these
bits are active high. T he signal status is not latched
and is a true representation of exactly what is on the
data bus at the time the register is read. T his regis-
ter is used when receiving data via programmed
I/O. T his register can also be used for diagnostic
testing or in low level mode.
If the chip is in wide mode (SCNT L3 bit 3,
ST EST 2 bit 2) and SBDL is read, both byte lanes
are checked for parity regardless of phase. When in
a non-data phase, this will cause a parity error inter-
rupt to be generated because upper byte lane parity
is invalid.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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