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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 52/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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PCI Functional Description
Configuration Registers
3-8
SYM53C825A/53C825AE Data Manual
Register 00h
Vendor ID
Read Only
T his field identifies the manufacturer of the device.
T he Symbios Logic Vendor ID is 1000h.
Register 02h
Device ID
Read Only
T his field identifies the particular device. T he
SYM53C825A device ID is 0003h. T his value is
the same as in the SYM53C825, since the
53C825A is a drop-in replacement. T he devices
are uniquely identified in the upper nibble of the
Revision ID register.
Register 04h
Command
Read/Write
T he Command Register, illustrated in Figure 3-2,
provides coarse control over a device’s ability to
generate and respond to PCI cycles. When a zero is
written to this register, the SYM53C825A is logi-
cally disconnected from the PCI bus for all
accesses except configuration accesses.
In the SYM53C825A, bits 3 through 5 and bit 7
and 9 are not implemented. Bits 10 through 15 are
reserved.
Bits 15-9 Reserved
Bit 8 SE RR/ E nable
T his bit enables the SERR/ driver. SERR/ is
disabled when this bit is clear. T he default
value of this bit is zero. T his bit and bit 6 must
be set to report address parity errors.
Bit 7 Reserved
Bit 6 E nable Parity E rror Response
T his bit allows the SYM53C825A to detect
parity errors on the PCI bus and report these
Bit 4
Write and Invalidate Mode
T his bit, when set, will cause Memory Write
errors to the system. Only data parity checking
is enabled. T he SYM53C825A always gener-
ates parity for the PCI bus.
Bits 5 Reserved
and Invalidate cycles to be issued on the PCI
bus after certain conditions have been met. For
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