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參數(shù)資料
| 型號： | SYM53C825AE |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 100/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825AE |
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SCSI Operating Registers
5-26
SYM53C825A/825AE Data Manual
Bit 3
SRT CH (SCRAT CHA/B Operation)
T his bit controls the operation of the
SCRAT CHA and SCRAT CHB registers.
When it is set, SCRAT CHB contains the RAM
base address value from the PCI configuration
RAM Base Address register. T his is the base
address for the 4 K B internal RAM. In addi-
tion, the SCRAT CHA register displays the
memory-mapped based address of the chip
operating registers. When this bit is clear, the
SCRAT CHA and SCRAT CHB registers
return to normal operation.
Note: Bit 3 is the only writable bit in this register.
All other bits are read only. When
modifying this register, all other bits must
be written to zero. Do not execute a Read-
Modify-Write to this register.
Bit 2
T E OP (SCSI True E nd of Process)
T his bit indicates the status of the
SYM53C825A’s internal T EOP signal. T he
T EOP signal acknowledges the completion of
a transfer through the SCSI portion of the
SYM53C825A. When this bit is set, T EOP is
active. When this bit is clear, T EOP is inactive.
Bit 1
DRE Q (Data Request Status)
T his bit indicates the status of the
SYM53C825A’s internal Data Request signal
(DREQ). When this bit is set, DREQ is active.
When this bit is clear, DREQ is inactive.
Bit 0
DACK (Data Acknowledge Status)
T his bit indicates the status of the
SYM53C825A’s internal Data Acknowledge
signal (DACK /). When this bit is set, DACK / is
inactive. When this bit is clear, DACK / is
active.
Register 1B (9B)
Chip Test T hree (CT EST 3)
Read/Write
Bits 7-4 V3-V0 (Chip revision level)
T hese bits identify the chip revision level for
software purposes. T he value should be the
same as the lower nibble of the PCI Revision
ID Register, at address 08h in configuration
space.
Bit 3
FLF (Flush DMA FIFO)
When this bit is set, data residing in the DMA
FIFO is transferred to memory, starting at the
address in the DNAD register. T he internal
DMAWR signal, controlled by the CT EST 5
register, determines the direction of the trans-
fer. T his bit is not self clearing; once the
SYM53C825A has successfully transferred
the data, this bit should be reset.
Note: Polling of FIFO flags is allowed during
flush operations.
Bit 2
CLF (Clear DMA FIFO)
When this bit is set, all data pointers for the
DMA FIFO are cleared. Any data in the FIFO
is lost. T his bit automatically resets after the
SYM53C825A has successfully cleared the
appropriate FIFO pointers and registers.
Note: T his bit does not clear the data visible at
the bottom of the FIFO.
Bit 1
FM (Fetch Pin Mode)
When set, this bit causes the FET CH/ pin to
deassert during indirect and table indirect read
operations. FET CH/ will only be active during
the op code portion of an instruction fetch.
T his allows SCRIPT S to be stored in a PROM
while data tables are stored in RAM.
V3
7
V2
6
V1
5
V0
4
FLF
3
CLF
2
FM
1
WRIE
0
Default>>>
x
x
x
x
0
0
0
0
相關PDF資料 |
PDF描述 |
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