參數(shù)資料
型號(hào)： SYM53C825AE
廠商： LSI Corporation
英文描述： PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器)
中文描述： 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器）
文件頁(yè)數(shù)： 27/225頁(yè)
文件大?。?/td> 1237K
代理商： SYM53C825AE
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Functional Description
Loopback Mode
SYM53C825A/825AE Data Manual
2-7
Loopback Mode
T he SYM53C825A loopback mode allows testing
of both initiator and target functions and, in effect,
lets the chip communicate with itself. When the
Loopback Enable bit is set in the ST EST 1 register,
the SYM53C825A allows control of all SCSI sig-
nals, whether the SYM53C825A is operating in
initiator or target mode. For more information on
this mode of operation, refer to the
SYM53C8X X
Family Programming Guide
.
Parity Options
T he SYM53C825A implements a flexible parity
scheme that allows control of the parity sense,
allows parity checking to be turned on or off, and
has the ability to deliberately send a byte with bad
parity over the SCSI bus to test parity error recov-
ery procedures. Table 2-1 defines the bits that are
involved in parity control and observation. Table 2-
2 describes the parity control function of the
Enable Parity Checking and Assert SCSI Even
Parity bits in the SCNT L0 register. Table 2-3
describes the options available when a parity error
occurs.
Table 2-2: Bits Used for Parity Control and Generation
BIt Name
Assert SAT N/ on
Parity Errors
Enable Parity
Checking
Assert Even SCSI
Parity
Disable Halt on
SAT N/ or a Parity
Error (Target Mode
Only)
Enable Parity Error
Interrupt
Parity Error
Location
SCNT L0, Bit 1
Description
Causes the SYM53C825A to automatically assert SAT N/ when
it detects a parity error while operating as an initiator.
Enables the SYM53C825A to check for parity errors. T he
SYM53C825A checks for odd parity.
Determines the SCSI parity sense generated by the
SYM53C825A to the SCSI bus.
Causes the SYM53C825A not to halt operations when a parity
error is detected in target mode.
SCNT L0, Bit 3
SCNT L1, Bit 2
SCNT L1, Bit 5
SIEN0, Bit 0
Determines whether the SYM53C825A will generate an inter-
rupt when it detects a SCSI parity error.
T his status bit is set whenever the SYM53C825A has detected a
parity error on the SCSI bus.
T his status bit represents the active high current state of the
SCSI SDP0 parity signal.
T his bit represents the active high current state of the SCSI
SDP1 parity signal.
T hese bits reflect the SCSI odd parity signal corresponding to
the data latched into the SIDL register.
Enables parity checking during master data phases.
SIST 0, Bit 0
Status of SCSI
Parity Signal
SCSI SDP1 Signal
SSTAT 0, Bit 0
SSTAT 2, Bit 0
Latched SCSI Parity
SSTAT 2, Bit 3 and
SSTAT 1, Bit 3
CT EST 4, Bit 3
Master Parity Error
Enable
Master Data Parity
Error
Master Data Parity
Error Interrupt
Enable
DSTAT, Bit 6
Set when the SYM53C825A as a master detects that a target
device has signalled a parity error during a data phase.
By clearing this bit, a Master Data Parity Error will not cause
IRQ/ to be asserted, but the status bit will be set in the DSTAT
register.
DIEN, Bit 6
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