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參數(shù)資料
| 型號： | sda 9206 |
| 廠商： | SIEMENS AG |
| 英文描述： | ADC with Built in Antialiasing Filter and Clock Generation Unit(帶有片內去混疊和時鐘發(fā)生器的A/D轉換器) |
| 中文描述： | 在抗混疊濾波器和時鐘產生單元內置模數(shù)轉換器（帶有片內去混疊和時鐘發(fā)生器的的A / D轉換器） |
| 文件頁數(shù)： | 40/54頁 |
| 文件大?。?/td> | 530K |
| 代理商： | SDA 9206 |
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SDA 9206
Semiconductor Group
40
1999-02-10
Subaddress 12
H
Bit
D7...D4
Subaddress 13
H
Bit
D7...D5
Name
UAMP
Function
Internal amplification of AINU input signal.
Allowed values:
UAMP = 0000 : internal amplification 0 dB : AINU input nom. 2 Vpp
UAMP = 0110 : internal amplification 6 dB : AINU input nom. 1 Vpp
Internal amplification of AINV input signal.
Allowed values:
VAMP = 0000 : amplification 0 dB : AINV input nom. 2 Vpp
VAMP = 0110 : internal amplification 6 dB : AINV input nom. 1 Vpp
D3...D0
VAMP
Name
DATDEL
Function
Programmable output delay for PAQ7...PAQ0, PBQ7...PBQ0,
BLN, HS, H1I1, H2I2, VS.
Allowed values:
000
001 (description
see chapter 5.3
)
DATSLOP Adaptation of the output driver stages for PAQ7...PAQ0,
PBQ7...PBQ0, BLN, HS, H1I1, H2I2, VS.
Allowed values:
0 ... to be used only for 5 V output stage supply voltage
1 ... to be used only for 3.3 V output stage supply voltage and
FORMAT = 00
CLKSLOP Adaptation of the output driver stages for CLK1 and CLK2.
Allowed values:
00 ... to be used only for 5 V output stage supply voltage
10 ... to be used only for 3.3 V output stage supply voltage
00
Reserved
D4
D3...D2
D1...D0
相關PDF資料 |
PDF描述 |
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