參數(shù)資料
型號： DS34T102GN+
廠商： Maxim Integrated Products
文件頁數(shù)： 60/366頁
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 484TEBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 30
類型： TDM（分時(shí)復(fù)用）
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 484-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 484-HSBGA（23x23）
包裝： 托盤
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
152 of 366
GCR1 (Global Control Register) 0x00
Bits
Data Element Name
R/W
Default
Description
[10]
MODE
R/W
0
Mode Select
Specifies internal mode or external mode connections for the
cross-connect side of the framers and the TDMoP block. In
external mode several input and output pins are enabled per port.
See section 8.
0 = Internal mode (all ports)
1 = External mode (unless overridden by per-port configuration
bits GCR1.INTMODE[8:1]).
[9]
CLKMODE
R/W
0
Clock Mode
Selects between one-clock mode and two-clock mode. In two-
clock mode transmit and Rx paths have independent clocks. In
one-clock mode, transmit and Rx paths are clocked by the
transmit clock. Affects all ports. Only valid in internal mode
(GCR1.MODE=0). Ignored in external mode. See section 8.1.
0 = One-clock mode
1 = Two-clock mode
Note: In “one clock mode” the user must enable the Rx elastic
store of all the framers. See RESCR.RESE.
[8]
CLK_HIGHD
R/W
0
CLK_HIGH Disable
Disables the 38.88MHz master clock to the clock recovery
machines of the TDMoP block to save power. This bit should be
set only when not using any of the TDMn_ACLK signals. See
section 10.4.
0 = Enabled
1 = Disabled
[7]
MCLKS
R/W
0
Master Clock Selection
When MCLKE=1 (bit 6 below), this bit specifies the frequency of
the signal applied to the MCLK pin. See section 10.4.
0 = 1.544MHz (
32ppm)
1 = 2.048MHz (
50ppm)
[6]
MCLKE
R/W
0
Master Clock Enable
Specifies the input clock from which the 1.544MHz T1CLK and
2.048MHz E1CLK are produced for use by the framers and LIUs.
When MCLKE=1, the frequency of the signal on the MCLK pin
must be specified by MCLKS (bit 7 above). See the CLAD1 block
in Figure 6-1. See section 10.4.
0 = CLK_HIGH
1 = MCLK
[5]
GFCLE
R/W
0
Global Framer Counter Latch Enable
A low-to-high transition on this bit latches the framer error counter
values in the corresponding error counter registers (see section
10.11.8). Each framer can be independently enabled to accept
this input by setting ERCNT.EAMS=1 and ERCNT.MCUS=1.
GFCLE must be cleared and set again to perform another counter
register update.
[4]
LOSS
R/W
0
Loss of Signal Select
This bit controls the function of all RLOSn/RLOFn pins.
0 = RLOF (Rx loss of frame)
1 = RLOS (Rx loss of signal)
[3]
RFMSS
R/W
0
Rx Frame/Multiframe Sync Select
This bit controls the function of all RFSYNCn / RMSYNCn pins.
0 = RFSYNC (Rx frame sync)
1 = RMSYNC (Rx multiframe sync)
[2]
IPOR
R/W
0
Interrupt Pin ‘OR’
This bit internally ORs the H_INT[1] signal with the H_INT[0]
signal and outputs the result on the H_INT[0] pin. See Figure
0 = Normal operation
1 = (H_INT[1] OR H_INT[0]) is output on H_INT[0]
[1]
IPI1
R/W
0
Interrupt Pin Inhibit 1
0 = H_INT[1] normal interrupt output behavior
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PDF描述
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DS34T104 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip
DS34T104GN 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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