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參數(shù)資料
| 型號： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 344/366頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復用） |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應商設(shè)備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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10.6.9 SDRAM and SDRAM Controller
The device requires an external SDRAM for its operation. The following describes how the TDMoP block and the
CPU use the SDRAM:
The TDMoP block accesses these sections of the SDRAM:
Transmit buffers section
This area stores outgoing packets created by the payload-type machines. It is a 1-Mbyte area with
base address specified by the Tx_buf_base_add field in General_cfg_reg1. The actual amount of
SDRAM used in the transmit buffers section depends on the number of open bundles and the number
of buffers assigned to each bundle.
Jitter buffer data section
This area stores incoming TDM data after it has been extracted from received packets by the payload-
type machines. It is a 2-Mbyte area with base address specified by the JBC_data_base_add field in
General_cfg_reg1. The actual amount of the SDRAM used in the jitter buffer data section depends on
the configuration (most applications allocate only 0.5 Mbyte).
Jitter buffer signaling section:
This area stores incoming TDM signaling information after it has been extracted from received packets
by the payload-type machines. It is a 32-kbyte area, with base address specified by the
JBC_sig_base_add field in General_cfg_reg1. This section is used only when structured-with-CAS
bundles have been opened.
The CPU uses the SDRAM as follows:
The CPU may utilize the sections of SDRAM not used by the TDMoP block in order to send/receive
packets through the CPU queues/pools.
The CPU accesses the transmit buffers section in order to initialize the buffer headers before opening a
bundle.
The built-in SDRAM controller allows glueless connection to an external SDRAM (the TDMoP block supplies the
SDRAM clock). Supported SDRAM devices are listed in section 15.6.
The TDMoP block typically uses from 1.5 to 3 MB of SDRAM space, depending on configuration. The CPU may
use the rest of the memory.
The supported resolutions of CPU access to the SDRAM are shown below.
Table 10-22. SDRAM Access Resolution
Data Bus Width
Access to SDRAM
32 bits
8, 16, 32 bit
16 bits
8, 16 bit
Prior to operation, the SDRAM controller configuration bits (see the General_cfg_reg0 register) must be configured.
First, the CPU must set the configuration bits while maintaining the Rst_SDRAM_n bit low (0). Then, it should
deassert the Rst_SDRAM_n bit. The Rst_SDRAM_n bit must not be changed during operation.
The SDRAM Controller operates at either 50 or 75 MHz with the following CAS latency options:
Table 10-23. SDRAM CAS Latency vs. Frequency
Frequency
[MHz]
CAS Latency
[clock cycles]
50
2
75
2 or 3
During operation, the controller’s arbiter receives access requests from various internal hardware blocks and the
CPU and grants access permissions based on predefined priorities. The controller automatically refreshes the
external SDRAM approximately once every 15
s.
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參數(shù)描述 |
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| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T104GN | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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