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參數(shù)資料
| 型號(hào)： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 220/366頁 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 30 |
| 類型： | TDM（分時(shí)復(fù)用） |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
297 of 366
Register Name:
TLS2
Register Description:
Transmit Latched Status Register 2 (HDLC)
Register Address:
base address + 0x644
Bit #
7
6
5
4
3
2
1
0
Name
-
TFDLE
TUDR
TMEND
TLWMS
TNFS
Default
0
Bit 4: Transmit FDL Register Empty (TFDLE). T1 Mode Only. This latched status bit is set when the TFDL
register has shifted out all 8 bits. Useful if the user wants to manually use the TFDL register to send messages,
instead of using the HDLC or BOC controller circuits. TFDLE is cleared when written with a 1. When TFDLE is set it
can cause an interrupt request if the corresponding interrupt enable bit is set in the TIM2 register. See section
Bit 3: Transmit FIFO Underrun Event (TUDR). This latched status bit is set when the transmit HDLC controller
has terminated packet transmission because the FIFO buffer is empty (TRTS2.TEMPTY=1). When this happens
the Tx HDLC automatically sends an abort. TUDR is cleared when written with a 1. When TUDR is set it can cause
an interrupt request if the corresponding interrupt enable bit is set in the TIM2 register. See section 10.12.2.
Bit 2: Transmit Message End Event (TMEND). This latched status bit is set when the transmit HDLC controller
has finished sending a message. TMEND is cleared when written with a 1. When TMEND is set it can cause an
interrupt request if the corresponding interrupt enable bit is set in the TIM2 register. See section 10.12.2.
Bit 1: Transmit FIFO Below Low Watermark Set Event (TLWMS). This latched status bit is set when
TRTS2.TLWM transitions from zero to one. TLWMS is cleared when written with a 1. When TLWMS is set it can
cause an interrupt request if the corresponding interrupt enable bit is set in the TIM2 register. See section 10.12.2.
Bit 0: Transmit FIFO Not Full Set Event (TNFS). This latched status bit is set when TRTS2.TNF transitions from
zero to one. TNFS is cleared when written with a 1. When TNFS is set it can cause an interrupt request if the
Register Name:
TLS3
Register Description:
Transmit Latched Status Register 3 (Synchronizer)
Register Address:
base address + 0x648
Bit #
7
6
5
4
3
2
1
0
Name
-
LOF
LOFD
Default
0
Bit 1: Loss of Frame (LOF). This real-time status bit indicates that the transmit synchronizer is searching for the
sync pattern in the incoming data stream.
0 = LOF not detected
1 = LOF detected
Bit 0: Loss Of Frame Synchronization Detect (LOFD). This latched status bit is set when the transmit
synchronizer is searching for the sync pattern in the incoming data stream. LOFD is cleared when written with a 1.
When LOFD is set it can cause an interrupt request if the corresponding interrupt enable bit is set in the TIM3
register. See Section 10.11.2.
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS34T102GN+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Dual TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T104GN | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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