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參數(shù)資料
| 型號(hào)： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 257/366頁 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 30 |
| 類型： | TDM（分時(shí)復(fù)用） |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
33 of 366
PIN NAME
PIN DESCRIPTION
RSYSCLKn
I
Receive System Clock Input
This pin is only active in external mode (GCR1.MODE=1). When the receive
RSYNCn (configured as an output) are clocked out of the system side (i.e. the
cross-connect side) of the receive elastic store on the rising edge of RSYSCLKn.
(Data is clocked into the receive elastic store on the rising edge of RCLKFn.) See
the timing diagram in Figure 14-3. TSYSCLK is set for 1.544MHz or 2.048MHz
mode using RIOCR.RSCLKM. When the receive elastic store is disabled, this pin
should be tied low.
RSERn
O
8mA
Receive Serial Data Output
This pin is only active in external mode (GCR1.MODE=1). In internal mode RSERn
is internally held low. When the receive elastic store is disabled RESCR.RESE=0),
serial data on RSERn is clocked out of the receive framer on the rising edge of
RCLKFn/RCLKn. When the receive elastic store is enabled (RESCR.RESE=1),
data on RSERn is clocked out of the receive elastic store on the rising edge of
RSYNCn
IO
8mA
Receive Frame/Multiframe Sync Input/Output
This pin is only active in external mode (GCR1.MODE=1). It is internally inverted
when RIOCR.RSYNCINV=1.
When RIOCR.RSIO=1, RSYNC is an input, but is only valid when the receive
elastic store is enabled (RESCR.RESE=1). A pulse at this pin establishes either
frame or multiframe boundaries for the system side (i.e. the cross-connect side) of
the receive elastic store. RIOCR.RSMS1 specifies frame (0) or multiframe (1)
mode. RSYNCn is latched on the falling edge of RSYSCLKn. See the timing
diagram in Figure 14-3.
When RIOCR.RSIO=0, RSYNC is an output that pulses at either frame or
multiframe boundaries. RIOCR.RSMS1 specifies frame (0) or multiframe (1) mode.
If RSYNCn is configured to output pulses at frame boundaries, it also can be set to
output doublewide pulses at signaling frames when the formatter is in T1 mode by
setting RIOCR.RSMS2=1. In E1 mode, RSMS2 specifies whether RSYNCn pulses
on CAS (0) or CRC-4 (1) multiframe boundaries. RSYNCn is updated on the rising
edge of RCLKFn/RCLKn when the receive elastic store is disabled
(RESCR.RESE=1) or the rising edge of RSYSCLKn when the receive elastic store
is enabled. See the timing diagrams in Figure 14-1 through Figure 14-3.
RFSYNCn/
RMSYNCn
O
8mA
configures this pin to be RFSYNCn while RMFSS=1 configures it to be RMSYNCn.
RFSYNCn: Receive Frame Sync Output
The signal on RFSYNCn is a pulse one RCLKFn/RCLKn period wide every 8kHz.
This pulse happens on the same clock cycle that the first bit of the frame is present
on the RSERn pin. RFSYNCn is updated on the rising edge of RCLKFn/RCLKn
whether or not the receive elastic store is enabled and therefore is only an
indicator of the start-of-frame of the recovered data from the receive LIU, not the
retimed data from the receive elastic store. See the timing diagrams in Figure 14-1
and
Figure 14-2.
RMSYNCn: Receive Multiframe Sync Output
The signal on RMSYNCn is a pulse one clock period wide every multiframe. This
pulse happens on the same clock cycle that the first bit of the multiframe is present
RMSYNCn is updated on the rising edge of RCLKFn/RCLKn. When the receive
elastic store is enabled (RESCR.RESE=1) RMSYNCn is updated on the rising
edge of RSYSCLKn and indicates the multiframe boundary on the system side (i.e.
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參數(shù)描述 |
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