參數資料
型號： DS34T102GN+
廠商： Maxim Integrated Products
文件頁數： 155/366頁
文件大小： 0K
描述： IC TDM OVER PACKET 484TEBGA
產品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 30
類型： TDM（分時復用）
應用： 數據傳輸
安裝類型： 表面貼裝
封裝/外殼： 484-BGA 裸露焊盤
供應商設備封裝： 484-HSBGA（23x23）
包裝： 托盤
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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Bit 2: CRC-4 MF Sync Active (CRC4SA). This real-time status bit is set while the synchronizer is searching for the
CRC-4 MF alignment word.
Bit 1: CAS MF Sync Active (CASSA). This real-time status bit is set while the synchronizer is searching for the
CAS MF alignment word.
Bit 0: FAS Sync Active (FASSA). This real-time status bit is set while the synchronizer is searching for alignment
at the FAS level.
Register Name:
RBOC
Register Description:
Receive Bit-Oriented Code Register (T1 Mode Only)
Register Address:
base address + 0x18C
Bit #
7
6
5
4
3
2
1
0
Name
-
RBOC5
RBOC4
RBOC3
RBOC2
RBOC1
RBOC0
Default
0
Bits 5 to 0: Rx Bit-Oriented Code (RBOC[5:0]). T1 ESF mode only. After a BOC has been validated per the
criteria specified by RBOCC.RBF, the BOC is stored in this field where it can be read by software. The device
notifies software that a valid BOC is available by setting the BD bit in RLS7. Setting BD can optionally drive an
interrupt request. Bit 0 is the first bit received. See section 10.11.4.2.
Register Name :
RSLC1, RSLC2, RSLC3
Register Description:
Receive SLC96 Data Link Registers (T1 Mode)
Register Address:
base address + 0x190, 0x194, 0x198
Bit #
7
6
5
4
3
2
1
0
RSLC1
C8
C7
C6
C5
C4
C3
C2
C1
RSLC2
M2
M1
S=0
S=1
S=0
C11
C10
C9
RSLC3
S=1
S4
S3
S2
S1
A2
A1
M3
Note: These registers have an alternate definition for E1 mode. See RAF, RNAF, and RSiAF.
See section 10.11.16.
Register Name:
RAF
Register Description:
Receive Align Frame Register (E1 Mode)
Register Address:
base address + 0x190
Bit #
7
6
5
4
3
2
1
0
Name
Si
FAS6
FAS5
FAS4
FAS3
FAS2
FAS1
FAS0
Default
0
Note: This register has an alternate definition for T1 mode. See RSLC1.
The align frame is the E1 frame containing the frame alignment signal (FAS). The bits of this register indicate the
first eight bits received in the most recent align frame. The bits are latched into this register at the start of the align
frame. The start of the align frame is indicated by the RAF status bit in RLS2-E1. See Section 10.11.5.1.
Bit 7: International Bit (Si).
Bits 6 to 0: Frame Alignment Signal (FAS[6:0]). When a normal E1 signal is being received, FAS[6:0]=0011011.
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PDF描述
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DS34T104 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip
DS34T104GN 功能描述:網絡控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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