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參數(shù)資料
| 型號： | DS34T102GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 176/366頁 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 30 |
| 類型： | TDM（分時復用） |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應商設備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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changes signaling state. RSCOS is cleared when written with a 1. When RSCOS is set it can cause an interrupt
request if the corresponding interrupt enable bit is set in the RIM4 register. See Section 10.11.3.2.
Bit 2: One Second Timer (1SEC). This latched status bit is set to 1 on every 1 second interval as timed by RCLK
cycles. 1SEC is cleared when written with a 1. When 1SEC is set it can cause an interrupt request if the
corresponding interrupt enable bit is set in the RIM4 register.
Bit 1: Timer Event (TIMER). This latched status bit is set to 1 when the framer performance monitor counters
have been updated and are available to be read by the CPU. TIMER is cleared when written with a 1. When
TIMER is set it can cause an interrupt request if the corresponding interrupt enable bit is set in the RIM4 register.
The error counter update interval as determined by the settings in the Error Counter Configuration Register
T1: Set on increments of 1 second or 42ms (as timed by RCLK cycles) or a manual latch event.
E1: Set on increments of 1 second or 62.5ms (as timed by RCLK cycles), or a manual latch event.
Bit 0: Receive Multiframe Event (RMF). In T1 mode, This latched status bit is set to 1 every 1.5ms on SF (D4)
MF boundaries or every 3ms on ESF MF boundaries. In E1 operation, it is set every 2ms on receive CAS
multiframe boundaries to alert the CPU that signaling data is available. When CAS signaling is disabled this bit
continues to be set on an arbitrary 2.0ms boundary and should be ignored and masked from causing interrupts.
RMF is cleared when written with a 1. When RMF is set it can cause an interrupt request if the corresponding
Register Name:
RLS5
Register Description:
Receive Latched Status Register 5 (HDLC)
Register Address:
base address + 0x250
Bit #
7
6
5
4
3
2
1
0
Name
-
ROVR
RHOBT
RPE
RPS
RHWMS
RNES
Default
0
Bit 5: Receive FIFO Overrun (ROVR). This latched status bit is set when the receive HDLC controller has
terminated packet reception because the FIFO buffer is full. ROVR is cleared when written with a 1. When ROVR is
set it can cause an interrupt request if the corresponding interrupt enable bit is set in the RIM5 register. See section
Bit 4: Receive HDLC Opening Byte Event (RHOBT). This latched status bit is set when the next byte available in
the receive FIFO is the first byte of a message. RHOBT is cleared when written with a 1. When RHOBT is set it can
cause an interrupt request if the corresponding interrupt enable bit is set in the RIM5 register. See section 10.12.1.
Bit 3: Receive Packet End Event (RPE). This latched status bit is set when the HDLC controller detects either the
end of a valid message (i.e., CRC check complete) or when the controller has experienced a message fault such
as a CRC checking error, an overrun condition, or an abort. RPE is cleared when written with a 1. When RPE is set
it can cause an interrupt request if the corresponding interrupt enable bit is set in the RIM5 register. See section
Bit 2: Receive Packet Start Event (RPS). This latched status bit is set when the HDLC controller detects an
opening byte. RPS is cleared when written with a 1. When RPS is set it can cause an interrupt request if the
Bit 1: Receive FIFO Above High Watermark Set Event (RHWMS). This latched status bit is set when
RRTS5.RHWM transitions from zero to one. RHWMS is cleared when written with a 1. When RHWMS is set it can
cause an interrupt request if the corresponding interrupt enable bit is set in the RIM5 register. See section 10.12.1.
Bit 0: Receive FIFO Not Empty Set Event (RNES). This latched status bit is set when RRTS5.RNE transitions
from zero to one. RNES is cleared when written with a 1. When RNES is set it can cause an interrupt request if the
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參數(shù)描述 |
|---|---|
| DS34T102GN+ | 功能描述:網(wǎng)絡控制器與處理器 IC Dual TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS34T104 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T104GN | 功能描述:網(wǎng)絡控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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