參數(shù)資料
型號(hào)： DS34T102GN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 33/366頁(yè)
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 484TEBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 30
類型： TDM（分時(shí)復(fù)用）
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 484-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 484-HSBGA（23x23）
包裝： 托盤
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
128 of 366
Table 10-57. Registers Related to T1 In-Band Loop Code Detection
Register Field
Description
Functions
Page
Rx In-Band Code Control Register
Rx up code and down code length
Rx Up Code Definition Register 1
Rx up code definition
Rx Up Code Definition Register 1
Rx up code definition
Rx Down Code Definition Register 1
Rx down code definition
Rx Down Code Definition Register 2
Rx down code definition
Rx In-Band Spare Control Register
Rx spare code length
Rx Spare Code Register 1
Rx spare code register
Rx Spare Code Register 1
Rx spare code register
Rx Real-Time Status Register 3
real-time loop/spare code detect bits
Rx Latched Status Register 3
latched loop/spare code detect bits
Rx Interrupt Mask Register 3
interrupt mask bits
10.11.15 G.706 Intermediate CRC-4 Recalculation (E1 Only)
The framer can implement the G.706 CRC-4 recalculation at intermediate path points. When this mode is enabled,
the data stream presented at TSER already has the FAS/NFAS, CRC-4 multiframe alignment word and CRC-4
checksum in timeslot 0. The CPU can modify the Sa bit positions and this change in data content can then be used
to modify the CRC-4 checksum. This modification, however, does not corrupt any error information the original
CRC-4 checksum may contain. In this mode of operation, TSYNC must be configured to multiframe mode
(TIOCR.TSM=1). The data at TSER must be aligned to the TSYNC signal. If TSYNC is an input then the system
must assert TSYNC aligned at the beginning of the multiframe relative to TSER. If TSYNC is an output, the system
must multiframe-align the data presented to TSER. This mode is enabled when TCR3.CRC4R=1. Note that the E1
transmitter must already be configured for CRC insertion with TCR1-E1.TCRC4=1.
Figure 10-65. CRC-4 Recalculate Method
10.11.16 SLC–96 Operation (T1 Only)
In a SLC-96 transmission scheme, the standard Fs bit pattern is robbed to make room for a set of message fields.
The SLC-96 multiframe is made up of six D4 superframes and is therefore 72 frames long. In the 72-frame
SLC–96 multiframe, 36 of the framing bits are the normal Ft pattern and the other 36 bits are divided into alarm,
maintenance, spoiler, and concentrator bits as well as 12 bits of the normal Fs pattern. Additional SLC-96
information can be found in Bellcore document TR-TSY-000008. Registers related to SLC-96 functionality are
shown in the following table.
Table 10-58. Registers Related to SLC96
Register Name
Description
Functions
Page
Transmit FDL Register
Tx SLC-96 messages in Ft/Fs bits
Receive SLC 96 Data Link Registers 1 to 3
Tx SLC-96 overhead values
Transmit Control Register 2
Tx SLC-96 enable control bit
DATA
TSER
XOR
CRC-4
CALCULATOR
EXTRACT
OLD CRC-4
CODE
INSERT
NEW CRC-4
CODE
MODIFY
Sa BIT
POSITIONS
NEW Sa BIT
+
POS/NEG
TO LIU
相關(guān)PDF資料
PDF描述
DS3501U+H IC POT NV 128POS HV 10-USOP
DS3502U+ IC POT DGTL NV 128TAP 10-MSOP
DS3503U+ IC POT DGTL NV 128TAP 10-MSOP
DS3897MX IC TXRX BTL TRAPEZIODAL 20-SOIC
DS3901E+ IC RESIST VAR TRPL 14TSSOP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DS34T102GN+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Dual TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS34T104 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip
DS34T104GN 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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