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參數(shù)資料
| 型號(hào)： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁(yè)數(shù)： | 81/188頁(yè) |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
SYM53C810A Data Manual
5-23
Register 19 (99)
Chip Test One (CT EST 1)
Read Only
Bits 7-4 FMT 3-0 (Byte empty in DMA FIFO)
T hese bits identify the bottom bytes in the
DMA FIFO that are empty. Each bit corre-
sponds to a byte lane in the DMA FIFO. For
example, if byte lane three is empty, then
FMT 3 will be set. Since the FMT flags indi-
cate the status of bytes at the bottom of the
FIFO, if all FMT bits are set, the DMA FIFO
is empty.
Bits 3-0 FFL3-0 (Byte full in DMA FIFO)
T hese status bits identify the top bytes in the
DMA FIFO that are full. Each bit corresponds
to a byte lane in the DMA FIFO. For example,
if byte lane three is full then FFL3 will be set.
Since the FFL flags indicate the status of bytes
at the top of the FIFO, if all FFL bits are set,
the DMA FIFO is full.
Register 1A (9A)
Chip Test Two (CT EST 2)
Read Only
Bit 7
DDIR (Data transfer direction)
T his status bit indicates which direction data is
being transferred. When this bit is set, the data
will be transferred from the SCSI bus to the
host bus. When this bit is clear, the data will be
transferred from the host bus to the SCSI bus.
Bit 6
SIGP (Signal process)
T his bit is a copy of the SIGP bit in the ISTAT
register (bit
5). T he SIGP bit is used to signal a
running SCRIPT S instruction. When this reg-
ister is read, the SIGP bit in the ISTAT register
is cleared.
Bit 5
CIO (Configured as I/O)
T his bit is defined as the Configuration I/O
Enable Status bit. T his read-only bit indicates
if the chip is currently enabled as I/O space.
Note: both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 4
CM (Configured as memory)
T his bit is defined as the configuration mem-
ory enable status bit. T his read-only bit indi-
cates if the chip is currently enabled as
memory space.
Note: both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 3
Reserved
FMT3
7
FMT2
6
FMT1
5
FMT0
4
FFL3
3
FFL2
2
FFL1
1
FFL0
0
Default>>>
1
1
1
1
0
0
0
0
DDIR
7
SIGP
6
CIO
5
CM
4
RES
3
TEOP
2
DREQ
1
DACK
0
Default>>>
0
0
X
X
0
0
0
1
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