參數(shù)資料
型號(hào)： SYM53C810A
廠商： LSI Corporation
英文描述： PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器)
中文描述： 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器）
文件頁數(shù)： 69/188頁
文件大?。?/td> 1120K
代理商： SYM53C810A
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Operating Registers
SYM53C810A Data Manual
5-11
Register 04 (84)
SCSI Chip ID (SCID)
Read/Write
Bit 7
Reserved
Bit 6
RRE (E nable Response to
Reselection)
When this bit is set, the SYM53C810A is
enabled to respond to bus-initiated reselection
at the chip ID in the RESPID register. Note
that the SYM53C810A will not automatically
reconfigure itself to initiator mode as a result of
being reselected.
Bit 5
SRE (E nable Response to Selection)
When this bit is set, the SYM53C810A is able
to respond to bus-initiated selection at the chip
ID in the RESPID register. Note that the
SYM53C810A will not automatically reconfig-
ure itself to target mode as a result of being
selected.
Bit 4-3 Reserved
Bits 2-0 E ncoded SY M53C810A Chip SCSI
ID, bits 2-0
T hese bits are used to store the SYM53C810A
encoded SCSI ID. T his is the ID which the
chip will assert when arbitrating for the SCSI
bus. T he IDs that the SYM53C810A will
respond to when being selected or reselected
are configured in the RESPID register. T he
priority of the 8 possible IDs, in descending
order is:
Register 05 (85)
SCSI Transfer (SX FER)
Read/Write
Note: when using Table Indirect I/O commands,
bits 7-0 of this register will be loaded from
the I/O data structure.
Note: for additional information on how the
synchronous transfer rate is determined,
refer to Chapter 2, “Functional
Description.”
Bits 7-5 T P2-0 (SCSI Synchronous Transfer
Period)
T hese bits determine the SCSI synchronous
transfer period (X FERP) used by the
SYM53C810A when sending synchronous
SCSI data in either initiator or target mode.
T hese bits control the programmable dividers
in the chip.
Use the following formula to calculate the syn-
chronous send and receive rates. Table 5-4 and
Table 5-5 show examples of possible bit com-
binations.
RES
7
RRE
6
SRE
5
RES
4
RES
3
ENC2
2
ENC1
1
ENC0
0
Default>>>
X
0
0
X
X
0
0
0
Highest
7
Lowest
1
6
5
4
3
2
0
TP2
7
TP1
6
TP0
5
RES
4
MO3
3
MO2
2
MO1
1
MO0
0
Default>>>
0
0
0
X
0
0
0
0
TP2
TP1
TP0
XFERP
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
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