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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 33/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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Functional Description
Synchronous Operation
SYM53C810A Data Manual
2-11
Synchronous Operation
T he SYM53C810A can transfer synchronous
SCSI data in both initiator and target modes. T he
SX FER register controls both the synchronous off-
set and the transfer period. It may be loaded by the
CPU before SCRIPT S execution begins, from
within SCRIPT S via a Table Indirect I/O instruc-
tion, or with a Read-Modify-Write instruction.
T he SYM53C810A can receive data from the
SCSI bus at a synchronous transfer period as short
as 80 ns or 160 ns (with a 50 MHz clock), regard-
less of the transfer period used to send data. T he
SYM53C810A can receive data at one-fourth of
the divided SCLK frequency. Depending on the
SCLK frequency, the negotiated transfer period,
and the synchronous clock divider, the
SYM53C810A can send synchronous data at
intervals as short as 100 ns for fast SCSI-2 and
200 ns for SCSI-1.
Determining the
Data Transfer Rate
Synchronous data transfer rates are controlled by
bits in two different registers of the
SYM53C810A. A brief description of the bits is
provided below. Figure 2-4 illustrates the clock
division factors used in each register, and the role
of the register bits in determining the transfer rate.
SCNT L3 Register, bits 6–4 (SCF2–0)
T he SCF2-0 bits select the factor by which the fre-
quency of SCLK is divided before being presented
to the synchronous SCSI control logic. T he output
from this divider controls the rate at which data
can be received; this rate must not exceed 50
MHz. T he receive rate is 1/4 of the divider output.
For example, if SCLK is 40MHz and the SCF
value is set to divide by one, then the maximum
rate at which data can be received is 10 MB/s (40/
(1*4) = 10).
For synchronous send, the output of the SCF
divider is divided by the transfer period (X FERP)
bits in the SCSI Transfer (SX FER) register. For
valid combinations of the SCF and the X FERP,
see Table 5-4 and Table 5-5, under the description
of the X FERP bits 7-5 in the SX FER register.
SCNT L3 Register, bits 2–0 (CCF2–0)
T he CCF2-0 bits select the frequency of the
SCLK for asynchronous SCSI operations. To meet
the SCSI timings as defined by the ANSI specifica-
tion, these bits need to be set properly.
SX FE R Register, bits 7–5 (T P2–0)
T he T P2-0 divider (X FERP) bits determine the
SCSI synchronous send rate in either initiator or
target mode. T his value further divides the output
from the SCF divider.
Achieving Optimal SCSI Send Rates
To achieve optimal synchronous SCSI send tim-
ings, the SCF divisor value should be set high, to
divide the clock as much as possible before pre-
senting the clock to the T P divider bits in the
SX FER register. T he T P2-0 divider value should
be as low as possible. For example, with 40 MHz
clock to achieve a 5 MB/s send rate, the SCF bits
can be set to divide by 1 and the T P bits to divide
by 8; or the SCF bits can be set to divide by 2 and
the T P bits set to divide by 4. Use the second
option to achieve optimal SCSI timings.
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