參數(shù)資料
型號： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁數(shù)： 446/581頁
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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4
PERIPHERAL CIRCUITS
A-36
EPSON
S1C33T01 PRODUCT PART
Table 4.2.1
I/O Memory Map (continue)
Name
Address
Register name
Bit
Function
Setting
Init.
R/W
Remarks
HSD1S3
HSD1S2
HSD1S1
HSD1S0
HSD0S3
HSD0S2
HSD0S1
HSD0S0
D7
D6
D5
D4
D3
D2
D1
D0
High-speed DMA Ch.1
trigger set-up
High-speed DMA Ch.0
trigger set-up
0
R/W
0040298
(B)
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
Software trigger
K51 input (falling edge)
K51 input (rising edge)
Port 1 input
Port 5 input
8-bit timer Ch.1 underflow
16-bit timer Ch.1 compare B
16-bit timer Ch.1 compare A
16-bit timer Ch.5 compare B
16-bit timer Ch.5 compare A
SI/F Ch.1 Rx buffer full
SI/F Ch.1 Tx buffer empty
A/D conversion completion
Single-master I2C-bus Ch.1 read DMA request
Single-master I2C-bus Ch.1 write DMA request
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
Software trigger
K50 input (falling edge)
K50 input (rising edge)
Port 0 input
Port 4 input
8-bit timer Ch.0 underflow
16-bit timer Ch.0 compare B
16-bit timer Ch.0 compare A
16-bit timer Ch.4 compare B
16-bit timer Ch.4 compare A
SI/F Ch.0 Rx buffer full
SI/F Ch.0 Tx buffer empty
A/D conversion completion
Single-master I2C-bus Ch.0 read DMA request
Single-master I2C-bus Ch.0 write DMA request
High-speed
DMA Ch.0/1
trigger set-up
register
HSD3S3
HSD3S2
HSD3S1
HSD3S0
HSD2S3
HSD2S2
HSD2S1
HSD2S0
D7
D6
D5
D4
D3
D2
D1
D0
High-speed DMA Ch.3
trigger set-up
High-speed DMA Ch.2
trigger set-up
0
R/W
0040299
(B)
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
Software trigger
K54 input (falling edge)
K54 input (rising edge)
Port 3 input
Port 7 input
8-bit timer Ch.3 underflow
16-bit timer Ch.3 compare B
16-bit timer Ch.3 compare A
16-bit timer Ch.5 compare B
16-bit timer Ch.5 compare A
SI/F Ch.1 Rx buffer full
SI/F Ch.1 Tx buffer empty
A/D conversion completion
Single-master I2C-bus Ch.1 read DMA request
Single-master I2C-bus Ch.1 write DMA request
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
Software trigger
K53 input (falling edge)
K53 input (rising edge)
Port 2 input
Port 6 input
8-bit timer Ch.2 underflow
16-bit timer Ch.2 compare B
16-bit timer Ch.2 compare A
16-bit timer Ch.4 compare B
16-bit timer Ch.4 compare A
SI/F Ch.0 Rx buffer full
SI/F Ch.0 Tx buffer empty
A/D conversion completion
Single-master I2C-bus Ch.0 read DMA request
Single-master I2C-bus Ch.0 write DMA request
High-speed
DMA Ch.2/3
trigger set-up
register
–
HST3
HST2
HST1
HST0
D7–4
D3
D2
D1
D0
reserved
HSDMA Ch.3 software trigger
HSDMA Ch.2 software trigger
HSDMA Ch.1 software trigger
HSDMA Ch.0 software trigger
–
0
–
W
0 when being read.
004029A
(B)
–
1 Trigger
0 Invalid
High-speed
DMA software
trigger register
相關PDF資料
PDF描述
S1C38000B0A0100 32-BIT, RISC MICROCONTROLLER, BGA239
S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
S1C60L13F 4-BIT, MROM, 0.032768 MHz, MICROCONTROLLER, PQFP80
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參數(shù)描述
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