參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁數(shù)： 340/581頁
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
S1C33T01 FUNCTION PART
EPSON
B-III-9-19
IS_EH0:
Ch. 0 interrupt error status (D3) / Single-master I
2C-bus Ch. 0 interrupt control / status register
(0x40325)
IS_EH1:
Ch. 1 interrupt error status (D3) / Single-master I
2C-bus Ch. 1 interrupt control / status register
(0x40335)
IS_CMP0: Ch. 0 interrupt complete status (D2) / Single-master I
2C-bus Ch. 0 interrupt control / status
register (0x40325)
IS_CMP1: Ch. 1 interrupt complete status (D2) / Single-master I
2C-bus Ch. 1 interrupt control / status
register (0x40335)
The interrupt factor flag used when an error or command completion occurs. This flag is set when IC_EHx
(IC_CMPX) is "1" and an error (or command completion) occurs.
When read
Read "1": An interrupt for the factor is outstanding.
Read "0": There is no interrupt for the factor.
When written
Write "1": Resets the factor flag.
Write "0": Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
IC_EH0:
Ch. 0 error interrupt (D1) /
Single-master I
2C-bus Ch. 0 interrupt control / status register
(0x40325)
IC_EH1:
Ch. 1 error interrupt (D1) /
Single-master I
2C-bus Ch. 1 interrupt control / status register
(0x40335)
IC_CMP0: Ch. 0 complete interrupt (D0) / Single-master I
2C-bus Ch. 0 interrupt control / status register
(0x40325)
IC_CMP1: Ch. 1 complete interrupt (D0) / Single-master I
2C-bus Ch. 1 interrupt control / status register
(0x40335)
Enables/disables the error interrupt/command completion interrupt.
Write "1": Enables the interrupt.
Write "0": Disables the interrupt.
Read: Valid
When this flag is "0", the IS_EHx (IS_CMPX) flag will not be set to "1" if an error (or command completion) occurs.
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
NIS_P03-NIS_P00: Ch. 0 noise filter clock division ration setting (D[3:0]) / Single-master I
2C-bus Ch. 0 noise
filter clock (NCLK0) divisor register (0x40326)
NIS_P13-NIS_P10: Ch. 1 noise filter clock division ration setting (D[3:0]) / Single-master I
2C-bus Ch. 1 noise
filter clock (NCLK1) divisor register (0x40336)
The noise filter clock (NCLKx) is generated by dividing the master clock. This register sets the divisor.
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