參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 122/581頁(yè)
文件大小： 3883K
代理商： S1C33T01F0A0100
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II CORE BLOCK: BCU (Bus Control Unit)
S1C33T01 FUNCTION PART
EPSON
B-II-4-39
Table 4.23
Control Bits of External System Interface (continue)
Name
Address
Register name
Bit
Function
Setting
Init.
R/W
Remarks
A18RH
A16RH
A14RH
A12RH
-
A8RH
A6RH
A5RH
D7
D6
D5
D4
D3
D2
D1
D0
Area 17, 18 read hold cycle
Area 15, 16 read hold cycle
Area 13, 14 read hold cycle
Area 11, 12 read hold cycle
reserved
Area 7, 8 read hold cycle
Area 6 read hold cycle
Area 5 read hold cycle
0
–
0
R/W
–
R/W
Undefined when being read.
004813C
(B)
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
1 Inserted
0 Not inserted
Read cycle
hold time
control
register
–
A18BS
A16BS
A14BS
A12BS
A10BS
A8BS
A6BS
A5BS
D7
D6
D5
D4
D3
D2
D1
D0
Area 17, 18 bus speed selection
Area 15, 16 bus speed selection
Area 13, 14 bus speed selection
Area 11, 12 bus speed selection
reserved
Area 7, 8 bus speed selection
Area 6 bus speed selection
Area 5 bus speed selection
0
R/W
This register's setting
is meaningful when
#x2SPD = 0 (2
×
speed mode)
004813E
(B)
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
1
×1 speed
0 #
×2SPD
Bus speed
setting
register
A18SZ:Areas 18–17 device size selection (DE) / Areas 18–15 set-up register (0x48120)
A16SZ:Areas 16–15 device size selection (D6) / Areas 18–15 set-up register (0x48120)
A14SZ:Areas 14–13 device size selection (D6) / Areas 14–13 set-up register (0x48122)
A12SZ:Areas 12–11 device size selection (D6) / Areas 12–11 set-up register (0x48124)
A10SZ:Areas 10–9 device size selection (D6) / Areas 10–9 set-up register (0x48126)
A8SZ: Areas 8–7 device size selection (D6) / Areas 8–7 set-up register (0x48128)
A5SZ: Areas 5–4 device size selection (D6) / Areas 6–4 set-up register (0x4812A)
Select the size of the device connected to each area.
Write "1": 8 bits
Write "0": 16 bits
Read: Valid
A device size can be selected for every two areas.
An 8-bit size is selected by writing "1" to AxxSZ and a 16-bit size is selected by writing "0" to AxxSZ.
Area 6 has its first half (0x300000 through 0x37FFFF) fixed to an 8-bit device and the last half (0x380000 through
0x3FFFFF) fixed to a 16-bit device.
At cold start, these bits are set to "0" (16 bits). At hot start, these bits retain their status before being initialized.
A18DF1–A18DF0:Areas 18–17 output disable delay time (D[D:C]) / Areas 18–15 set-up register (0x48120)
A16DF1–A16DF0:Areas 16–15 output disable delay time (D[5:4]) / Areas 18–15 set-up register (0x48120)
A14DF1–A14DF0:Areas 14–13 output disable delay time (D[5:4]) / Areas 14–13 set-up register (0x48122)
A12DF1–A12DF0:Areas 12–11 output disable delay time (D[5:4]) / Areas 12–11 set-up register (0x48124)
A10DF1–A10DF0:Areas 10–9 output disable delay time (D[5:4]) / Areas 10–9 set-up register (0x48126)
A8DF1–A8DF0:
Areas 8–7 output disable delay time (D[5:4]) / Areas 8–7 set-up register (0x48128)
A6DF1–A6DF0:
Area 6 output disable delay time (D[D:C]) / Areas 6–4 set-up register (0x4812A)
A5DF1–A5DF0:
Areas 5–4 output disable delay time (D[5:4]) / Areas 6–4 set-up register (0x4812A)
Set the output-disable delay time.
Table 4.24
Output Disable Delay Time
AxxDF1
AxxDF0
Delay time
1
3.5 cycles
1
0
2.5 cycles
0
1
1.5 cycles
0
0.5 cycles
When using a device that has a long output-disable time, set a delay time to ensure that no contention for the data bus
occurs during the bus operation immediately after a device is read.
At cold start, these bits are set to "11" (3.5 cycles). At hot start, the bits retain their status before being initialized.
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