參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 338/581頁(yè)
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
S1C33T01 FUNCTION PART
EPSON
B-III-9-17
UB0: Ch. 0 BUS usage state (D3) / Single-master I
2C-bus Ch. 0 status register (0x40323)
UB1: Ch. 1 BUS usage state (D3) / Single-master I
2C-bus Ch. 1 status register (0x40333)
Indicates whether or not the single-master I
2 C-bus is using the bus.
Read "1": The single-master I
2 C-bus is using the bus.
Read "0": The single-master I
2 C-bus is not using the bus.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
BB0: I
2C-BUS usage state (D2) / Single-master I2C-bus Ch. 0 status register (0x40323)
BB1: I
2C-BUS usage state (D2) / Single-master I2C-bus Ch. 1 status register (0x40333)
Indicates whether or not the I
2 C-bus is being used.
Read "1": The I
2 C-bus is being used.
Read "0": The I
2 C-bus is not being used.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
EH0: Ch. 0 error flag (D1) / Single-master I
2C-bus Ch. 0 status register (0x40323)
EH1: Ch. 1 error flag (D1) / Single-master I
2C-bus Ch. 1 status register (0x40333)
Indicates whether or not an error occurred. EHx is set to "1" when any one of RACKx, STDx, SPDx, DMSx, and
CMSx is set to "1".
Read "1": An error occurred.
Read "0": No error occurred.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
CMP0: Ch. 0 transmit command complete (D0) / Single-master I
2C-bus Ch. 0 status register (0x40323)
CMP1: Ch. 1 transmit command complete (D0) / Single-master I
2C-bus Ch. 1 status register (0x40333)
Indicates the completion of a transfer command.
Read "1": The transfer command completed
Read "0": Either waiting for command completion or in the IDLE state.
Write: Invalid
This bit is cleared when a command is written to the TRNSx[2:0] single-master I
2 C-bus control register. This bit is
also cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
RACK0: Ch. 0 receive ACK signal (D4) / Single-master I
2C-bus Ch. 0 error status register (0x40324)
RACK1: Ch. 1 receive ACK signal (D4) / Single-master I
2C-bus Ch. 1 error status register (0x40334)
Indicates whether there was an error due to a NACK signal reception.
Read "1": An error occurred.
Read "0": No error occurred.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
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PDF描述
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