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參數(shù)資料
| 型號： | S1C33T01F0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | PLASTIC, QFP-176 |
| 文件頁數(shù)： | 344/581頁 |
| 文件大?。?/td> | 3883K |
| 代理商： | S1C33T01F0A0100 |
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
S1C33T01 FUNCTION PART
EPSON
B-III-9-23
FI2CI0,FI2CR0,FI2CW0: Ch. 0 interrupt factor flag (D0, D1, D2) / Single-master I2C-bus Ch. 0/1 interrupt factor
flag register (0x402B2)
FI2CI1,FI2CR1,FI2CW1: Ch. 1 interrupt factor flag (D3, D4, D5) / Single-master I2C-bus Ch. 0/1 interrupt factor
flag register (0x402B2)
Indicates the interrupt generation state of the single-master I
2 C-bus.
When read
Read "1": An interrupt factor occurred.
Read "0": No interrupt factor occurred.
When written using the reset only method (default)
Write "1": Resets the factor flag
Write "0": Invalid
When written using the read/write method
Write "1": Sets the factor flag.
Write "0": Resets the factor flag.
The FI2CIx, FI2CRx, and FI2CWx flags are the interrupt request flags for the command complete/error interrupt,
the read DMA request interrupt, and the write DMA request interrupt for the corresponding channel. These flags are
set to "1" when the corresponding factor occurs.
A command complete/error interrupt occurs at the point when the corresponding interrupt has been enabled internally
to the single-master I
2 C-bus and a command completion or error occurs.
A read DMA request occurs when a data receive is performed in the state where the single-master I
2 C-bus has been
set to DMA transfer mode.
A write DMA request occurs when a data transfer is performed in the state where the single-master I
2 C-bus has been
set to DMA transfer mode.
A receive error interrupt factor occurs when a parity error, framing error, or overrun error is detected during data
reception.
At this time an interrupt will be issued to the CPU if the following conditions are met.
1. The corresponding bit in the interrupt enable register is set to "1".
2. Another interrupt with a higher priority level has not occurred.
3. The PSR IE bit is set to "1" (interrupts enabled).
4. The corresponding interrupt priority register is set to a level higher than the CPU interrupt level (IL).
Note that when using the read DMA request and write DMA request interrupts as IDMA requests, an interrupt will
not be issued to the CPU at the point the interrupt factor occurs, even if the above conditions are met. If interrupts are
enabled by the IDAM settings, the interrupt will be generated after the IDMA data transfer completes under the
above conditions.
The interrupt factor flags are set to "1" by the occurrence of an interrupt factor regardless of the settings of the
interrupt enable register and the interrupt priority register.
After an interrupt occurs, the following is required for the next interrupt to be accepted: the interrupt factor flag
must be reset and PSR must be set again. (That is, IL must be set to a level lower than the level indicated by the
interrupt priority register and the IE bit must be set to "1" or an reti instruction executed.)
Note that the interrupt factor flags are only reset by being written by software. This means that if PSR is set again to
the state where interrupts can be accepted (including by executing an reti instruction) without resetting the interrupt
factor flag, the same interrupt will occur again. Also note that the value that must be written to reset a interrupt factor
flag is "1" when the reset only method is enabled (RSTONLY = "1") and "0" when the read/write method is enabled
(RSTONLY = "0").
Since these flags are all undefined at initial reset, applications must reset them in software.
At initial reset, the state of this register is undefined.
相關(guān)PDF資料 |
PDF描述 |
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