參數(shù)資料
型號(hào)： M30956FKTGP
元件分類： 微控制器/微處理器
英文描述： FLASH, 64 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù)： 407/579頁
文件大小： 12750K
代理商： M30956FKTGP
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Figure 23.43
CAN2j Interrupt Block Diagram (When INTSEL Bit is Set to 0)
23.3.2.2
When the INTSEL Bit is Set to 1 (output CAN interrupt request individually)
When the INTSEL bit is set to 1 (output CAN interrupt request individually), the following three types of
CAN2j interrupt sources output an interrupt request individually.
When CAN2 message slot k transmit operation is completed, CAN20 interrupt request is generated.
When CAN2 message slot k receive operation is completed, CAN21 interrupt request is generated.
When CAN2 error (bus error detected, error-passive state entered, and bus-off state entered) occurs,
CAN22 interrupt request is generated.
Table 23.6 lists interrupt sources and the corresponding interrupt registers (when the INTSEL bit is set to 1).
Figure 23.44 shows a CAN2j interrupt block diagram (when the INTSEL bit is set to 1).
When a CAN2j interrupt request is generated, the interrupt status bit (the corresponding bit in the C2SISTR
register or C2EISTR register) becomes 1 (interrupt requested). And then, if the interrupt mask bit (the
corresponding bit in the C2SIMKR register or C2EIMKR register) is set to 1 (interrupt request enabled), the
corresponding intelligent I/O interrupt request bit becomes 1 (interrupt requested).
NOTES:
1. The SISk bits in the C2SISTR register are not cleared to 0 automatically, even if an interrupt is
acknowledged. Set each bit to 0 by program. If the SISk bit remains 1, bits CAN20R and CAN21R in the
IIOnIR register (n = 2, 3) still become 1 (interrupt requested) when another CAN2 transmit/receive
interrupt request is generated.
2. The bits in the C2EISTR register are not cleared to 0 automatically, even if an interrupt is acknowledged.
Set each bit to 0 by program. While any of these status bits whose interrupt is enabled remains 1, the
CAN22R bit does not become 1 (interrupt requested) even if another CAN2 error (bus error detected,
error-passive state entered, and bus-off state entered) interrupt request is generated.
SIS31 bit
SIM31 bit
CAN2 message slot 0
receive operation
completed
CAN2 message slot 0
transmit operation
completed
CAN2 message slot 31
receive operation
completed
CAN2 message slot 31
transmit operation
completed
BEIS bit
BEIM bit
EPIS bit
EPIM bit
BOIS bit
BOIM bit
CAN2 bus error
detected
CAN2 error-passive
state entered
CAN2 bus-off state
entered
INTSEL bit
SIS0 bit
SIM0 bit
CAN20R bit
Intelligent I/O
interrupt
CAN2 interrupt
1
0
INTSEL bit
CAN21R bit
1
0
INTSEL bit
CAN22R bit
1
0
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PDF描述
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