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參數(shù)資料
| 型號： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 40/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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10. Interrupts
Page 109 of 551
10.11 Intelligent I/O, CAN, UART5, UART6, and INT6 to INT8 Interrupts
The intelligent I/O interrupts include CAN interrupts, UART5 and UART6 transmit/receive interrupts, and INT6 to
INT8 interrupts. Figure 10.16 shows a block diagram of the intelligent I/O interrupts. Figure 10.17 shows a timing
diagram of the IR bit with multiple interrupt sources. Figure 10.18 shows the IIOiIR register (i = 0 to 11). Figure
10.19 shows the IIOiIE register.
To use the intelligent I/O interrupts, set the IRLT bit in the IIOiIE register to 1 (uses an interrupt request for
interrupt).
The intelligent I/O interrupts have multiple interrupt request sources. When an interrupt request is generated by
intelligent I/O, the request bit in the IIOiIR register is set to 1 (interrupt requested). If the enable bit in the IIOiIE
register is set to 1 (interrupt enabled), the IR bit in the IIOiIC register is set to 1 (interrupt requested). Refer to the
register tables for the bit and register corresponding to each intelligent I/O function.
Request bits in the IIOiIR register
An interrupt request is generated by individual intelligent I/O function → 1 (interrupt requested)
If writing a 0 to the request bit using AND or BCLR instruction in the timing that an interrupt request is
generated, the request bit may not be set to 0. In this case, wait for one fBTi clock cycle to execute the
instruction again.
Request bits are not cleared to 0 automatically even if an interrupt is acknowledged. Set each bit to 0 by
program. If any of these bits remains set to 1, the IR bit in the IIOiIC register is not set to 1 when another
interrupt request is generated.
Enable bits in the IIOiIE register
Set the enable bit to 1 (interrupt enabled) or 0 (interrupt disabled) by program.
IR bit in the IIOiIC register
The IR bit is set to 1 (interrupt requested) in the following case:
When the request bits which are enabled in the IIOiIE register are all set to 0, any of these bits is set to 1.
The IR bit is automatically cleared to 0 when an interrupt is acknowledged.
When using intelligent I/O interrupts, CAN interrupts, UART5 and UART6 transmit/receive interrupts, and INT6
to INT8 interrupts to activate DMACII, set the IRLT bit in the IIOiIE register to 0 (uses interrupt request for DMA
or DMACII) and enable a corresponding interrupt request bit in the IIOiIE register.
相關(guān)PDF資料 |
PDF描述 |
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