參數(shù)資料
型號： M30956FKTGP
元件分類： 微控制器/微處理器
英文描述： FLASH, 64 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù)： 344/579頁
文件大?。?/td> 12750K
代理商： M30956FKTGP
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22.3.2.2
When the INTSEL Bit is Set to 1 (output CAN interrupt request individually)
When the INTSEL bit is set to 1 (output CAN interrupt request individually), the following three types of
CANmj interrupt sources output an interrupt request individually.
When CANm message slot k transmit operation is completed, CANm0 interrupt request is generated.
When CANm message slot k receive operation is completed, CANm1 interrupt request is generated.
When CANm error (bus error detected, error-passive state entered, and bus-off state entered) occurs,
CANm2 interrupt request is generated.
Table 22.6 lists interrupt sources and the corresponding interrupt registers (when the INTSEL bit is set to 1).
Figure 22.43 shows a CANmj interrupt block diagram (when the INTSEL bit is set to 1).
When a CANmj interrupt request is generated, the interrupt status bit (the corresponding bit in the CmSISTR
register or CmEISTR register) becomes 1 (interrupt requested). And then, if the interrupt mask bit (the
corresponding bit in the CmSIMKR register or CmEIMKR register) is set to 1 (interrupt request enabled), the
corresponding intelligent I/O interrupt request bit becomes 1 (interrupt requested).
NOTES:
1. The SISk bits in the CmSISTR register are not cleared to 0 automatically, even if an interrupt is
acknowledged. Set each bit to 0 by program. If the SISk bit remains 1, bits CANm0R and CANm1R in the
IIOnIR register (n = 9, 10 when m = 0, n = 0, 1 when m = 1) still become 1 (interrupt requested) when
another CANm transmit/receive interrupt request is generated.
2. The bits in the CmEISTR register are not cleared to 0 automatically, even if an interrupt is acknowledged.
Set each bit to 0 by program. While any of these status bits whose interrupt is enabled remains 1, the
CANm2R bit does not become 1 (interrupt requested) even if another CANm error (bus error detected,
error-passive state entered, and bus-off state entered) interrupt request is generated.
Table 22.6
Interrupt Sources and Interrupt Registers (When INTSEL Bit is Set to 1)
CANmj interrupt source
CANmj Interrupt
Intelligent I/O interrupt
Interrupt status bit
0: interrupt not
requested
1: interrupt requested
Interrupt mask bit
0: interrupt request
disabled
1: interrupt request
enabled
Intelligent I/O interrupt
request
0: interrupt not requested
1: interrupt requested
CANm message slot k
receive operation
completed
SISk bit in the
CmSISTR register
SIMk bit in the
CmSIMKR register
When m = 0,
CAN00R bit in the IIO9IR
register
When m = 1,
CAN10R bit in the IIO0IR
register
CANm message slot k
transmit operation
completed
When m = 0,
CAN01R bit in the
IIO10IR register
When m = 1,
CAN11R bit in the IIO1IR
register
CANm bus error detected
BEIS bit in the
CmEISTR register
BEIM bit in the
CmEIMKR register
When m = 0,
CAN02R bit in the
IIO11IR register
When m = 1,
CAN12R bit in the IIO5IR
register
CANm error-passive
state entered
EPIS bit in the
CmEISTR register
EPIM bit in the
CmEIMKR register
CANm bus-off state
entered
BOIS bit in the
CmEISTR register
BOIM bit in the
CmEIMKR register
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