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參數(shù)資料
| 型號(hào)： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 156/579頁 |
| 文件大小： | 12750K |
| 代理商： | M30956FKTGP |
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Page 214 of 551
Figure 16.15
Transmit Operation in UART Mode
Internal Clock
(1) 8-bit long data transmit timing (parity enabled and 1 stop bit)
TC = 16 (m + 1) / fj or 16 (m + 1) / fEXT
fj: Count source frequency set in the UiBRG register (f1, f8, f2n(1))
fEXT: Count source frequency set in the UiBRG register (external clock)
m: Setting value of the UiBRG register
1
0
The above applies under the following conditions:
- PRYE bit in UiMR register = 0 (parity disabled)
- STPS bit in UiMR register = 1 (2 stop bits)
- CRD bit in UiC0 register = 1 (CTS function disabled)
- UilRS bit in UiC1 register = 0 (interrupt request generated
when no data in the UiTB register)
1
0
(2) 9-bit long data transmit timing (parity disabled and 2 stop bits)
TE bit in
UiC1 register
TI bit in
UiC1 register
Input to CTSi
Output
from TXDi
TXEPT bit in
UiC0 register
i = 0 to 4
The above applies under the following conditions:
- PRYE bit in UiMR register = 1 (parity enabled)
- STPS bit in UiMR register = 0 (1 stop bit)
- CRD bit in the UiC0 register = 0 (CTS function enabled), and
CRS bit in the UiC0 register = 0 (CTS function selected)
- UilRS bit in UiC1 register = 1 (interrupt request generated
when transmit operation is completed)
Set to 0 by an interrupt request acknowledgement or by program
Stop
bit
TC
Data is set in the UiTB register
ST
D6
D7
P
TC = 16 (m + 1) / fj or 16 (m + 1) / fEXT
fj: Count source frequency set in the UiBRG register (f1, f8, f2n(1))
fEXT: Count source frequency set in the UiBRG register (external clock)
m: Setting value of the UiBRG register
NOTE:
1. Bits CNT3 to CNT0 in the TCSPR register select either no division (n = 0)
or divide-by-2n (n = 1 to 15).
ST
D0
D1
D2
D3
D4
D5
D6
D7
D8
Data is set in the UiTB register
Data is transferred from the UiTB register
to the UARTi transmit register
Set to 0 by an interrupt request acknowledgement or by program
Internal Clock
TE bit in
UiC1 register
TI bit in
UiC1 register
Output
from TXDi
TXEPT bit in
UiC0 register
ST
D0
D1
D2
D3
D4 D5
ST
D0
D1
SP
Parity
bit
Start
bit
D0
D1
D2
D3
D4
D5
D6
D7
D8
D1
D0
ST
Start
bit
The internal clock stops momentarily, because an "H" signal is applied to theCTS pin,
when the stop bit is verified.
The internal clock resumes running as soon as an "L" signal is applied to theCTS pin.
TC
ST
"H"
"L"
IR bit in
SiTIC register
IR bit in
SiTIC register
Communication stops because
the TE bit is set to 0
SP SP
Data is transferred from the UiTB register
to the UARTi transmit register
1
0
1
0
1
0
1
0
1
0
1
0
Stop
bit
SP SP
SP
D0
D1
D2
D3
D4
D5
D6
D7
P
相關(guān)PDF資料 |
PDF描述 |
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